Spartan FPGA数字时钟管理模块(DCM)使用说明（2） Network, 网络

yuyang911220

DCM是全局时钟网络可选的一部分

一般，时钟通过一个“全局输入Buffer”和“全局时钟Buffer” 进入全局时钟网络。如下所示

GCLK --->（ IBUFG ---> BUFG） ---> Low Skew Global Clock Network

在需要的时候，DCM也成为全局时钟网络的一环。






DCM的位置在哪？

我们以Spartan3系列为例。

FPGA看上去就是一个四方形。最边缘是IO Pad了。除去IO Pad，内部还是一个四方形。四个角上各趴着一个DCM。上边缘和下边缘中间则各趴着一个全局Buffer的MUX。这样的好处是四个DCM的输出可以直接连接到全局Buffer的入口。

下面是手绘简图，很丑是吧，呵呵。





DCM是全局时钟网络可选的一部分

一般，时钟通过一个“全局输入Buffer”和“全局时钟Buffer” 进入全局时钟网络。如下所示

GCLK --->（ IBUFG ---> BUFG） ---> Low Skew Global Clock Network

在需要的时候，DCM也成为全局时钟网络的一环。







DCM 内部构成一览

1. DLL 延迟锁定环

    说是延迟锁定环，但是我觉得叫做延迟补偿环更加贴切。因为DLL的主要功能是消除输入时钟和输出时钟之间的延迟，使得输入输出在外部看来是透明连接。

    实现这种功能的原理是：DLL通过输出时钟CLK0或者CLK2X观察实际的线路延迟，然后在内部进行补偿。

    一句话，DLL的核心功能是无延迟。

    DLL的输出是CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, 和 CLKDV。



2. DFS 数字频率综合

    DFS的主要功能是利用CLKIN合成新的频率。

    合成的参数是：M（Multiplier）和 D（Divisor）。通过MD的组合实现各种倍频和分频。

    如果不使用DLL，则DFS的合成频率和CLKIN就不具有相位关系，因为没有延迟补偿，相位就不再同步。



3. PS 相位偏移

    注意这个相位偏移不是DLL中输出CLK90/180/270用的。这个PS可以令DCM的所有9个输出信号都进行相位的偏移。偏移的单位是CLKIN的一个分数。

    也可以在运行中进行动态偏移调整，调整的单位是时钟的1/256。

这个功能我们平时不常用。



4. 状态逻辑

    这个部分由 LOCKED 信号和 STATUS[2:0] 构成。LOCKED信号指示输出是否和CLKIN同步（同相）。STATUS则指示DLL和PS的状态。