Spartan FPGA数字时钟管理模块(DCM)使用说明（4） 示意图

yuyang911220

// 结束DCM_BASE模块的例化过程

在综合结果分析时，DCM系列原语的RTL结构如图3-36所示。



图3-36 DCM模块的RTL级结构示意图 DCM的位置在哪？

我们以Spartan3系列为例。

FPGA看上去就是一个四方形。最边缘是IO Pad了。除去IO Pad，内部还是一个四方形。四个角上各趴着一个DCM。上边缘和下边缘中间则各趴着一个全局Buffer的MUX。这样的好处是四个DCM的输出可以直接连接到全局Buffer的入口。

下面是手绘简图，很丑是吧，呵呵。





DCM是全局时钟网络可选的一部分

一般，时钟通过一个“全局输入Buffer”和“全局时钟Buffer” 进入全局时钟网络。如下所示

GCLK --->（ IBUFG ---> BUFG） ---> Low Skew Global Clock Network

在需要的时候，DCM也成为全局时钟网络的一环。







Spartan-3 DCM的兼容性

    S3 的DCM和 Virtex-II 以及Pro的DCM 功能基本相同。但是S3 DCM的技术属于3代技术，因此在抗噪性能、相移能力方面有进一步提高。（客观的说，对我们的普通应用，不是特别重要。）

    但是和Spartan-2系列相比，有很大改进。S2系列不叫DCM叫DLL，可见DFS和PS等功能完全是新加入的，所以S2系列其实除了二倍频几乎没有倍频和分频能力。从这点来讲，S3真的是用起来很爽了。



DCM 输入时钟的限制

    和所有物理器件一样，DCM的工作范围也是受限的。由于DLL和DFS的要求各不相同，因此DCM的输入频率的限制也视乎是否同时使用DLL和DFS还是单独使用其中之一。如果同时使用，则取限制较严格者作为整个DCM系统的限制。我们来看两者的独立限制。



    呵呵，这部分内容不用记哦，需要的时候查一下软件或者手册就可以了。只要明白“CLKIN输入频率有限制，而且DLL、DFS同时使用时取其严格者” 这些道理就可以了。

    除了时钟限制之外，对于时钟的质量也有一定限制，主要有3个：

1. CLKIN Cycle-To-Cycle Jitter：约束了前后两个CLKIN周期的差异；

2. CLKIN Period Jitter：约束了100万个Cycle中最大周期和最小周期之间的差异；

3. CLKFB Path Delay Variation：约束了从外部进来的反馈回路的延迟波动，这种延迟波动在概念上其实和Jitter如出一辙。

具体数值请查手册，知道有这么回事就可以了。
DCM的位置在哪？

我们以Spartan3系列为例。

FPGA看上去就是一个四方形。最边缘是IO Pad了。除去IO Pad，内部还是一个四方形。四个角上各趴着一个DCM。上边缘和下边缘中间则各趴着一个全局Buffer的MUX。这样的好处是四个DCM的输出可以直接连接到全局Buffer的入口。

下面是手绘简图，很丑是吧，呵呵。