如何仿真IP核之一 模型库, 生成器, 如何, 工程

pengpengpang

　IP核生成文件：（Xilinx/Altera 同）

　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。


　　1． 在 ISE 集成环境中仿真 IP核

　　IP 核应该在新建的工程中进行仿真与例化；在原工程中可以例化使用，但好像不能直接对它加 testbench 后进行仿真。如下两图所示。


                                                         图 1：直接在工程中对 ip核加 testbench 仿真时出错