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- UID
- 1029342
- 性别
- 男
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| 设计中还包括链式DMA，用于FPGA外部存储与系统存储器的数据传输。通过DMA访问外部存储器的最大优势在于，CPU配置完DMA状态机后可继续执行其他指令操作，然后DMA状态机会通过请求PCIe总线中断的方式来完成数据传输。在用DMA时需要设置两个基址BAR2和BAR3最小为256 Byte。DMA主要分为读操作、写操作以及仲裁3部分。初始条件下，DMA处于复位状态，通过读取DMA信息标示符来判断当前是否处于空闲状态，并从FPGA内部读取DMA控制信息，并相应的进入读操作或写操作。以CPU写FPGA外部存储器为例，CPU通过PCIe总线写BAR0地址数据来配置并开启DMA Engine。FPGA将发出对CPU的DMA读请求，然后等待CPU发送DMA数据。此时DMA Engine处于WAIT_FOR_DATA状态，等待来自PCIe接口的DMA数据包。同样，CPU读FPGA外部存储器时，FPGA将发出对CPU的DMA写请求，并当DMA完成读操作后，等待PCIe接口发送DMA数据包，并由中断标志位判断是否开启PCIe中断。状态转移如图6所示。 
在端点存储器方面，2片16位的DDR2 SDRAM并接构成一个32位的FPGA片外存储器，并根据DDR2SDRAM芯片手册在Altmemphy向导中配置好相关时序与延迟参数，即可生成DDR2 SDRAM控制器。在做电路图设计时，由于引脚驱动能力的问题，关键是FPGA对DDR2 SDRAM的引脚在连续的区域内不能超过一定数量，最好能约束引脚区域，全编译一遍后由软件自由分配，再由人工作适当调整，直到没有严重警告。
3.3 数据收发仿真测试
当用PCIe IP Compiler创建一个PCIe的硬核IP时，会生成一个用户可修改的测试文件顶层以及根联合体模型。这样就对测试应用层接口功能提供了一个简单的途径，只需在测试文件中做一个模块例化，即可构建一个简单的PCIe系统测试平台。
如上共15个寄存器，其中tl_cfg_add和tl_cfg_ctl分别表示要更新的寄存器地址和对应的寄存器数据，tl_cfg_sts是配置的状态。利用tl_cfg_ctl_wr和tl_cfg_sts_wr的跳变边沿，由此可知对应寄存器的内容已发生更新，以此来确定数据的安全采样时机。
如上信号tx_st_sop0的跳变启动了一个TLP数据包的开始。应用层参考tx_stream_read0信号开始往数据端口写入数据，其中前两个数据是TLP的包头。分解成双字格式为：0x40000020，0x010800ff，0x000001880和0x00000000。即这是一个32位地址的写存储器TLP，数据长度为32双字。当tx_stream_read0变为低电平2个周期后应停止写入数据，直到tx_stream_read0再次变为高电平2个周期后可继续写入数据。
如上信号rx_st_sop0出现高电平表明一个TLP数据包的开始。rx_st_data0的前两个数据是TLP的数据包头，分解为双字后是：0x4a000020，0x00000080，0x01080270和0x000 00000。由这些包头信息可知这是—个带数据的完成TLP，完成者ID是0x0000，请求者ID是0x0108。且其后含有32个双字的数据，第一个双字是0xaaa00001，第二个双字是0xaaa 0002，直到0xaaa0020。rx_st_eop0在最后一个数据0xaaa0020aaa001f出现时发生跳变，表明TLP数据包结束。
4 结束语
仿真结果表明，使用Altera Cyclone IV GX系列FPGA搭建的PCIe接口能够方便地实现高速数据传输应用。随着器件的发展和IP核的开发，多通道的PCIe总线技术将会迅速发展，并对大数据、高速数据提供安全可靠的传输管道。 |
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