如何在Quartus II中调用Modelsim 如何, 技术, 软件, 专业

yuyang911220

Quartus II 9.0版本的时候软件还有自带的仿真工具，现在安装的是11.0版本，才发现 Quartus II 11.0取消了软件自带的波形仿真工具，因此需要波形仿真就要调用专业的仿真工具Modelsim.
刚开始几天非常不习惯使用Modelsim，总觉得各种麻烦和不习惯，一度有想换回9.0版本的冲动，但是想想技术总是往前发展的，既然Quartus 取消了自带的仿真，而使用专业的仿真工具Modelsim总是有其自己的道理，所以还是决定学习新技术。经过几天的学习加练习，总算是熟练了一些。
这里我来谈谈如实使用Quartus来调用modelsim进行仿真。
1. 首先在Quartus II 中新建工程，在tools-->options-->General-->EDA Tool Option中设置好Modelsim的安装文件的路径，这里我的安装路径是在C:\modeltech64_10.0c\win64,如图：
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            2.然后为你的工程新建或者添加设计文件（原理图或者VerilogHDL），编译成功后，如果你的设计文件是原理图文件的话，还需要先转化为VerilogHDL文件，这是因为Modelsim只能仿真Quartus中的.v文件，而无法仿真.bdf文件。方法如下，在打开原理图的情况下，点击File-->Create/Updata-->CreateHDLDesignFileForCurrentFile,跳出如下图：
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            打开你的VerilogHDL文件，选择VerilogHDL,点击OK,然后重新编译这个文件，这里需要注意的是，如果你要编译.v文件，那么就需要先移除掉.bdf文件，否则会报错如下图：这是因为两个文件重复了。
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            3.VerilogHDL文件编译成功后，设置Assignments-->Settings-->Simulation如下图：
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            Toolname中选Modelsim,Formatforoutputnetlist选VerilogHDL,Timescale为最小时间单位，outputdirectory可以选择默认的，它会在工程目录中自动生成该文件用来保存接下去产生的仿真测试文件，最后保存该设置。
4.回到主界面，选择processing-->Start-->StartTestBenchTemplateWriter,就会产生一个和本工程中当前的.v文件关联的测试文件，若是成功，它会跳出对话框表明成功了，如下图。
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            5.打开测试文件File-->Open-->simulation/modelsim-->对应的.vt文件后，可以查看相关的测试文件，它已经为你自动生成了测试框架，可以在这里修改测试文件，也可以到后面到modelsim软件中进行修改。