（一）ISE与ModelSim配置调用 verilog 在ISE与ModelSim的配置调用中，一般需要以下三个基本库：
UNISIM_VER:如果需要做综合后的仿真，还要编译这个库。即UNISIM,Libraray of Unified Component simulation models。对不同器件（FPGA和CPLD）都分为两种：VHDL和Verilog。这里介绍的UNISIM_VER是FPGA的verilog库。以verilog为例，根据不同的器件，这个库分为两个目录，对于FPGA器件，源文件的位置在$Xilinx\Verilog\src\unisims；对于CPLD，源文件的位置在$Xilinx\verilog\src\uni9000。
SIMPRIM_VER：这个库用于布局布线后的仿真。对于verilog来说，这个库位于$Xilinx\Verilog\src\simprimes;对于VHDL来说，这个库位于$Xilinx\VHDL\src\simprimes。
xilinxcorelib_ver:这是调用IP核产生的库文件。
下面介绍为ModeSim建立仿真库：
第一步：将ModelSim根目录下的配置文件Modelsim。ini属性由只读改为可读写。
第二步：
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