根升余弦脉冲成形滤波器FPGA实现（2） 滤波器, 二进制, 平方根, 信噪比

yuyang911220

1 二进制基带信号平方根升余弦成形原理
    实际系统中，广义信道传递函数H(f)由发送滤波器HT(f)、信道HC(f)、接收滤波器HR(f)三部分共同构成，即：
   
    根据乃奎斯特第一准则，当H(f)幅频特性满足的滚降系数为α升余弦滤波器特征时，可以实现无ISI传输时刻降低对采样时钟精度的要求，当信道噪声可以忽略时，取HC(f)≈1，按照接收滤渡器的输出信噪比最大准则，有：
   
    式中：T为输入码元的周期；α为滚降系数。记f0=1／(2T)，由式(2)可推出滚降系数为α平方根升余弦冲击响应为：

   
    其时域响应如图1所示。在数字化波形成形时，为确保h(t)采样后的h[n]保持第一类线性相位，舍去h(t)|t=0样点，同时对N(偶数)点h[n]右移N／2。文中采用的h(t)中t∈[-4T，4T]，采样间隔为T／8，于是，采样后根升余弦成形滤波器的64个归一化h[n]如表1 所示。



    设发送端传递的二进制数据是{…，a-4，a-3，a-2，a-1，a0，a1，a2，a3，a4，a5，…}，则发送滤波器的输出如图2所示，该波形函数可表示为：
   
    可以看出，当前传递信息{a0}时刻对应的波形信号的上升沿y[1．．8]分别由h-4[57．．64]，h-3[49．．56]，h-2[41．．48]，h-1[33．．40]，h0[25．．32]， h1[17．．24]，h2[9．．16]与h3[1．．8]线性表示，如式(5)所示：
   
2 二进制基带信号平方根升余弦成形滤波器的FPGA实现
    在分析文献的基础上，文中波形成形滤波器的实现采用的查表法结构如图3所示。其中，ROM单元存储待成形的数据与成形滤波器的冲击响应的卷积结果。模8计数器的工作时钟速率是待成形数据速率的8倍。待成形数据从8位移位寄存器的低位移入后，选择ROM表中的数据块da-ta i，同时模8计数器C从(000)2～(111)2计数，并用该计数结果C(j)选择输出data i中的y[j]。当计数器C计数归零时，新的待成形数据从低位移入8位移位寄存器。该设计的一个优点是：ROM表中的数据在计算时，ai可采用双极性码，而查找表地址产生电路使用单极性码。文中设计时，波形数据的计算采用了反逻辑、双极性、不归零码，即输入信息符号序列{0，1)映射为{+1，-1)，持续时间不变。



2．1 连续查找表法的一种改进实现
    由图3不难实现采用本文的波形成形设计方案，共需要的ROM单元数目达2 048个。为此，可采用电路分割技术，将图3所示的8位移位寄存器输出的高8位地址同时给一个11位的中间寄存器，该中间寄存器的高8位又分为高4位与低4位，分别用于查找两个各具有16个单元的ROM表，之后再将各自的输出相加，此时消耗的ROM单元数共为256个。采用分割技术时，模8计数器、中间寄存器、ROM表三个部分的工作时钟相同。
2．2 根升余弦成形滤波器的VHDL实现
    文中所述滤波器是在Modelsim 6．3d环境下采用VHDL实现的。Quarts环境中以文本方式调用LPM_ROM宏功能模块，定制ROM元件data_ rom_16，元件的地址宽度分别是4 b，输出数据字宽同为15 b。加法器的输出字宽16 b。实现的部分VHDL代码如下：

     
   
2．3 Modelsim时序仿真结果
    Modelsim环境不能直接对mif格式的ROM初始化数据进行仿真，应在QuartsⅡ环境下先打开mif文件，再另存为hex格式，然后在Modelsim环境下编译后即可仿真。同时，如此操作又可将负值数据转为补码表示。Modelsim仿真结果如图4所示，其中clk的周期为160 ns，正好是一个din码元的宽度T，系统中地址产生电路的时钟周期是20 ns，以确保在一个码元持续时间内系统有8个样点输出。从图4中发现，一个码元成形后波形值延迟6T。


3 结论
    文中所述的基于电路分割技术的查表法，实现通信系统发送端根升余弦滚降成形滤波器的FPGA实现方法简单可行，且当截断码元数目增多时或码内样点数目增加时，仅通过改变地址移位寄存器的长度或计数器的长度与ROM的长度即可，不至于使电路的复杂度成倍增加。