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- UID
- 1029342
- 性别
- 男
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图4低通滤波输出的是B=5 MHz，时宽T=10μs的基带线性调频信号，从零点的输出看，I、Q两路完全正交。仿真分析表明，利用多项滤波的方式可实现对基带视频信号的提取，完成数字检波的功能。
3 FPGA实现
在一款脉冲压缩体制的雷达中频数字化接收机工程项目中，系统需要实现对带宽B=5 MHz，时宽T=10μs，载频fS=60 MHz的线性调频信号进行直接中频采样，依据带通采样原理，采样频率选为fS=80 MHz。硬件设计原理框，如图5所示。硬件设计中，采用AD9853对微波信号源送的80 MHz的连续波转换为TTL信号的采样时钟及FPGA的工作时钟，同时分频产生20 MHz时钟信号作为DDS芯片AD9854的外部工作时钟，DDS产生60 MHz的脉冲调制的中频信号，A／D转换器采用AD6645，信号和采样时钟同源，具有严格的相位关系，采样后的数字下变频采用Xilinx公司Virtex-Ⅱ系列的XC2V1000来完成，主要包括功能模块为数据的奇偶抽取、符号修正、正交两路延迟滤波，降速抽取、低通滤波以及时序电路设计。
FPGA设计中，奇偶抽取电路对80 MHz的时钟分频为40 MHz，利用时钟上升及下降沿分别将采样后的I(0)、Q(1)、I(2)、Q(3)……的序列进行奇偶抽取，对抽取的正交两路数据分别进行符号修正，修正的目的主要是解决采样时符号反向的问题，符号修正电路实现可通过对采样时钟4分频，高电平时I、Q两路数据分别保持不变，低电平时，I、Q两路数据求其每一位逻辑反后加1，功能上相当于乘以-1，修正后的两路输出序列分别为I(0)、I(2)、I(4)、Q(6)……及Q(1)、Q(3)、Q(5)、Q(7)……，由上述理论分析知，两路数据在时间上相差一个采样点，对于数字频率相差 个相位，需要通过延迟滤波器来实现时间上对齐，延迟滤波器采用多项滤波的方式实现，即I、Q两路的滤波器的系数由同一个原型滤波器设计而成，FPGA中滤波器设计采用Xilinx的IP核中的FIR模块，延迟滤波后的数据经4倍降速抽取，并通过低通滤波器滤除高阶分量后送外部D／A变换器，低通滤波器采用32阶的FIR数字滤波器，滤波器设计同样采用IP核实现，FPGA设计原理框，如图6所示。
4 结束语
文中讨论了直接中频采样下，利用多相滤波的方法实现数字检波的基本原理及实现方法，并给出FPGA实现的工程样例。计算机仿真表明，利用带通采样定理及多相滤波方式对带限信号直接中频采样能够准确可靠地将一定带宽范围内的基带信息提取出来，而且相对传统的模拟相干检波能够获得较高的镜频抑制比，利用FPGA单片资源便可实现单通道甚至多通道的数字相干检波的功能，简化了系统设计，而且在技术指标上又可有效地克服正交通道不一致的问题，具有较高的工程应用价值。 |
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