关于 时序电路 用户限制 的问题。。 时序电路, 用户

wetmudwetmud

编的是时序电路。

编完之后，功能仿真，然后用XST合成，报告中说 最小的clock 是 5。5ns。

没加任何用户限制，开始implement design

结果Place & router的报告，说clock是14ns.

1。怎么会是这个样子，xst合成结果中的clock是根据什么算出来的？

2。那个准确？

3。如何得到好一点的结果，靠设置用户限制的全局时钟吗？

wetmudwetmud

急呀。。[em06]

wetmudwetmud

为什么 synthesis 出来结果那么小？

布局出来 结果那么大？

原则上说，布局出来的结果应该 比 合成出来的 时钟要长吗？ 为什么？

[此贴子已经被作者于2007-5-1 11:23:41编辑过]

wetmudwetmud

谢谢斑竹。

时序电路的程序编好以后，先用xst合成得到一个时钟周期X，后来implementation得到map的静态时序分析报告中的时钟周期Y和place & route的静态时序分析报告中的时钟周期Z。

1。这三个时钟值应该是递增（也就是需要的时钟越来越长 X < Y < Z ）的吗？

2。为什么有的时候map的结果反倒比place&route还慢（长）( Y > Z )？

3。最后去板子上面实现的话，应该以哪个设置时钟 (X or Y or Z)？

4。用ISE自带的place&route工具对用一个电路运行多次，会出现不同的结果吗 (Z1 != Z2 != Z3.........!= Zn) ？

5。自己用floorplanner 来place，或者用fpga editor来route，会对implementation的结果有很大改善吗？

6。电路的引脚在implementation之前需要自己先固定了吗？ 会对implementation的结果有影响吗？

问题太多了，能逐条回答不胜感激！

[此贴子已经被作者于2007-5-9 19:18:50编辑过]

wetmudwetmud

谢谢斑竹。。

不能回答一下吗？

手头没有好的材料呀。。

wetmudwetmud

呼唤斑竹。。

wetmudwetmud

沉啦。