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学verilog还是VHDL？

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wangdwl发表于 2004-3-28 16:34 | 只看该作者
verilog比较容易上手，会高级语言如C就会其结构，VHDL的语法要求严谨，初学者容易遭受挫折，但是我觉得作为设计，语言只是一种工具，熟练了都可以。
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wodetian发表于 2004-4-1 16:01 | 只看该作者
都学吧，两者差不多。
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85943934发表于 2004-5-31 09:51 | 只看该作者
有什么好书啊
可以介绍下不啊
没有什么学不会的！ 只是我们的生命太短暂了！！
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tT
liuxq@263.net发表于 2004-6-3 10:14 | 只看该作者

学verilog还是VHDL？

VHDL, verilog
想学ASIC的设计但不知道是学verilog还是VHDL好？
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flyzs@263.net发表于 2004-6-3 10:14 | 只看该作者
新手应该从verilog入手
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