想做一个ADPLL来进行通信时钟的提取，ADPLL是仿照TI的高速全数字锁相环74HC297，用FPGA来实现，但DCO始终无法仿真出来，不知问题出在哪里？恳请各位高手指点一下！ ＤＣＯ 的verilog程序 module UDcounter(IDclock, reset, inc, dec, IDout);
input IDclock;
input reset;
input inc;
input dec;
output IDout;
wire Q1,Qn1,Q2,Qn2,Q3,Qn3;
wire Q4,Qn4,Q5,Qn5,Q6,Qn6;
wire Q7,Qn7,Q8,Qn8,Q9,Qn9;
wire D7,D8;
FFD FFD1(IDclock,reset,inc,Q1,Qn1);
FFD FFD2(IDclock,reset,dec,Q2,Qn2);
FFD FFD3(IDclock,reset,Q1,Q3,Qn3);
FFD FFD4(IDclock,reset,Q2,Q4,Qn4);
FFD FFD5(IDclock,reset,Q3,Q5,Qn5);
FFD FFD6(IDclock,reset,Q4,Q6,Qn6);
assign D7=((Q9&Qn1&Q3)|(Q9&Q5&Qn3));
assign D8=((Qn9&Qn2&Q4)|(Qn9&Q6&Qn4));
FFD FFD7(IDclock,reset,D7,Q7,Qn7);
FFD FFD8(IDclock,reset,D8,Q8,Qn8);
JK FFJK(IDclock,reset,Qn7,Qn8,Q9,Qn9);
assign IDout=(!IDclock)|Q9;
endmodule
这个应该是十分经典的DCO了（网上有很多资料），但仿真时，没有出现74HC297那样的波形。 不知什么地方出错了。
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