5G无线技术随时随地畅连无阻 技术, 无线, 产品, 新款

porereading

正当无线运营商为提高盈利水平而争先恐后向消费者提供新业务、新设备，增加带宽和业务方案之际，基础设施企业也在竞相把构成新一代无线通信基础的5G设备投入实用。为将这种5G无线基础设施变为现实，近期被国家仪器收购的BEEcube公司利用灵思FPGA和Zynq-7000 All Programmable SoC为5G设备制造商提供新的仿真系统和移动手持终端仿真器。BEE7及nanoBEE正在提升设计团队的创新力和生产力，这样他们就能领先竞争对手把5G技术投放市场。

在详细介绍BEEcube基于FPGA的新款产品之前，我们先简单介绍一下无线通信行业对5G市场的愿景和该市场面临的技术挑战。

5G愿景
构建无线行业未来的关键部分就是5G无线网络的大规模部署。5G的首要目标旨在支持千倍容量增长，支撑至少1000亿台设备的连接需求，为单个用户提供10Gbps数据速率。此外,这些新网络能够在人、机器和设备之间提供大规模低时延连接。5G网络有望从2020年开始部署。通过演进LTE和Wi-Fi等现有无线射频接入技术，并结合全新技术可打造出5G无线接入技术。

虽然业内已设定5G的最终目标，但究竟如何实现这些目标是一个需要投入数十亿美元才能解决的问题。世界各地的众多企业都正在开发5G基础设施设备以及通过5G进行通信的大量先进设备。

5G的详细技术方案虽然尚未确定，但有几件事是很明确的。未来的无线系统将利用通过大规模MIMO提供的空间分集，以及波束成形和相关技术，更高效地发挥现有带宽的作用。新分配的频谱将专门用于蜂窝通信，增大整体信道容量。通过载波聚合技术和新频带，将实现更高的用户吞吐量。城市蜂窝站点的密度将增大，同时功耗要求将降低，给定区域的频谱利用率也将显著提高。核心网络将增加云在数据和控制方面的用途。

由于5G标准尚未制定，如果企业能使用拥有海量I/O且计算功能强大的FPGA平台来演示正常运行的“无线”系统，将有助于让其思路和规格为国际标准组织所采用。这些平台能实现快速原型设计，便于在现场使用真实数据测试算法并连续运行数天或数周。

理想的无线基础设施原型设计平台  
没有单个平台能够满足对5G原型设计的全部要求。但已经能够明确关键要求。

数据吞吐量提升1,000倍会给所有5G通信硬件带来压力。所有原型平台的容量密度必须能够扩展到数十TBps，接入数百条光纤，并支持数十GS的RF模拟数据。

实现大规模MIMO中使用的众多天线与扇区上的高阶调制方案所需的DSP处理能力极高。需要数万个乘法累加器(MAC)单元。

随着新型通信系统日趋复杂，除最大型OEM厂商外，不是所有的OEM厂商都能保有其全部IP。拥有包括大规模MIMO、CPRI、多波形和LTE-Advanced协议栈在内的丰富IP集可以显著加速开发进程（见侧边栏）。

全球各地的运营商都在努力把尽量多的处理推送到云端。这一努力可充分利用数据中心的规模效益，而且通过这样做，可以降低每次调用的处理成本。高效连接至云端需要10GE、40GE或PCIe® 接口。

编程模型必须支持现有的主要C语言、C语言转逻辑门、VHDL、Verilog设计流程和各种高级建模环境（LabVIEW和MATLAB®/Simulink® 属于两种最常见的）。

在时钟方面，为了保持高信息密度的宽带无线信号的完整性，该硬件必须能够从CPRI或同步以太网提取嵌入式时钟，同时还能够清除时钟，并在高达6GHZ的ADC采样频率下使设备的机架保持时钟抖动低于300fs。

为应对这些挑战，BEEcube已开发出一个名为BEE7的功能强劲的新型仿真平台。该平台可充分发挥赛灵思Virtex-7 FPGA的业界一流特性。

BEE7平台架构
BEE7平台是BEEcube全新设计的，用来满足上述新一代通信系统要求的高端架构。下面我们将详细介绍BEE7，并了解如何用一个平台解决5G原型设计问题。

在开发高级无线原型设计架构时，您所面临的一个最大挑战就是连接。需要快速高效传输的数据量极为庞大。BEE7原型设计系统的核心是赛灵思XC7VX690T。该器件将80个串行收发器和3,600个DSP Slice结合在一起，让690T成为高级无线应用的世界一流引擎（对原型和对早期现场试用均是如此）。

图1是BEE7刀片。注意：ATCA板型通常用于电信行业。这样便于把BEE7用于现有的基站箱中，供现场试用。四个690T FPGA采用图2所示的方式连接。四个FMC插槽把每个FPGA都连接到一个高性能模拟卡上，支持5.6Gsps的采样率。总容量为64GB的DDR3存储器既可用来采集数据，也能用作广播数据的缓冲器。该存储器在原型设计的初期阶段极为有用。设计团队可使用国家仪器的LabVIEW或The Mathworks的MATLAB来创建仿真向量，然后将它们下载到系统存储器中以供回放，或是对采集的数据进行详细分析。

690T器件中串行收发器的额定传输速率为13.1Gbps。电信中使用的许多标准都以10Gpbs为中心，比如10千兆位以太网和CPRI（接口速率：8），这也是我们在BEE7中使用的性能指标。这样每个FPGA都能提供800Gbps的连接速率，具体分配如图2所示。

下面我们介绍BEE7原型设计环境的具体方面和设计过程中需要做出的部分利弊权衡和设计决策。

点对点连接
BEE7架构的目标之一是提供尽可能低的数据流时延和有保证的流吞吐量。使用共享总线架构根本无法实现这些目标，因为总线上的不同客户会在任何给定时间连接到总线上，增大时延，并干扰其他用户使用的真正流环境。因此，BEE7使用点对点连接模型来取而代之。

高速串行解串器是BEE7环境中数据传输的骨干。通过精心调试PCB走线宽度、介电材料厚度、通孔布局和尺寸，可提供点对点100欧姆传输线，从而确保最佳性能和信号完整性。在许多情况下，高性能走线埋设在内层板中，以降低EMI辐射，同时更容易通过CE认证或FCC审批。

从BEE7刀片到其他设备（包括其他BEE7刀片）的连接可分为三个类别：短于三米、超过300米和居于其间。

对短于三米的链接，可以使用铜缆连接，而且这肯定是成本最低的替代方案。使用SFP+或QSFP连接器加上短跳线电缆，就可以在BEE7环境中使用，而且推荐用一个设备机架中的刀片对刀片通信。对长至300米的较长距离，短距光通信可提供性价比最高的替代方案。BEE7内置有短距光学模块。图2所示的是每个FPGA有12 条串行解串器通道连接到模块间光收发器(iMOT)。这些接口都布置在BEE7刀片的正面，用于通过通用公共无线接口(CPRI)直接与旁边的远端射频单元(RRH)相连。

较长距离则需要特殊的长距光收发器。这种收发器无需使用中继器即可传输长达40公里的距离。这些收发器可以方便地插入后端转换模块(RTM)的SFP+和QSFP连接器中，用于距离BEE7超过300米的RRH。

从RTM到BEE7 ATCA刀片的总连接速率为640Gbps；从前端iMOT连接器到BEE7 ATCA刀片的总连接速率为480Gbps。如果不需要模拟I/O，使用合适的FMC卡就可额外提供320Gbps。

在设计串行解串器时通常遇到的挑战包括如何解决延迟、校准和计时等问题。BEEcube的BPS软件能够在启动时进行自动校准，且抽象掉串行解串器的大部分底层细节。这样设计BEEcube中的串行解串器相对简单直观，因为每个多千兆位收发器(MGT)的延迟特性均类似FIFO。

计时问题
在分布式系统中，如果让时钟和数据分开传输，将很难进行长距离传输。CPRI等标准是无线领域中从远程射频单元向基带处理单元传输数据的规范。恢复的嵌入式时钟（例如在CPRI中）一般具有低劣的相噪特性。BEE7基于PLL的特殊电路能将这种相噪降至300fs以下。这些时钟相乘即可生成GHz级采样时钟，同时将相噪保持在300fs以下。

灵活的时钟可分配给模拟FMC卡（对采样时钟最为关键）和FPGA。

RF考量因素
高达6GHz的直接RF采样和综合长期以来一直是软件定义无线的发展目标，但直到最近高速DAC和ADC的问世，它们才得以现实。BEEcube已经开发出一个模块架构，可通过连接到主板的FMC卡支持高性能模拟接口。

目前采样速率高达5.6Gsps的模块现已开始供货，利用该模块可直接综合2GHz频谱或对其数字化并在该模块和FPGA主板间往返传输，以满足调制/解调及其它处理要求。该模拟FMC卡支持第一和第二奈奎斯特域，因此用户可以核验低于2GHz的整个频谱，或是更高频率范围内的2GHz频谱块。
高速DAC和ADC极难有效地集成到现实系统中。它们采用交错布局以实现最高性能，同时要求极为稳定的时钟，时钟抖动应低于500fs。在使用307.2MHz基准时钟的情况下，当测得的相噪分布在100Hz到10MHz范围内时，BEE7平台提供的典型时钟抖动不足300fs。这些DAC和ADC也需要特殊的训练序列，在向高速器件推送数据或从高速器件拉取数据时，需要把数据选通信号的相位设置为最大数据完整性。BEEcube的平台能在开发板第一次启动时完成所有的训练序列。因此开发人员无需关注这些底层细节，从而实现“开箱即用”操作。

设计流程和IP
C/C++、MATLAB、VHDL、Verilog、LabVIEW和 Simulink在新一代5G设计的开发中均发挥一定的作用。BEEcube平台一直具有设计工具无关性，便于设计人员使用自己偏好的任何设计流程。当所有基础问题都从工具流角度入手解决时，重点迅速转向IP。

BEEcube为构建高性能通信设计提供众多必要的底层接口。在赛灵思支持CRPI和PCIe的同时，BEEcube提供10Gb和1Gb以太网内核，并结合用于实现FPGA间内部通信的赛灵思Aurora内核同步版。此外，提供到板载DDR存储器的接口以及标准FIFO和Block RAM接口。

高级IP模块是加快设计流程的有力途径。侧边栏对此进行了详细探讨。

NANOBEE--用户设备解决方案
BEE7可提供基础设施解决方案所需的大规模连接和DSP处理能力。有没有一种工具可以仿真手持终端（或行业术语说的用户设备(UE)？)手持终端需要适中的DSP处理能力和互联，很有可能在移动测试中使用电池运行，拥有高度集成的MAC并内置较高层协议处理能力。

5G用户设备的物理层必须高度灵活，对任何典型的处理器架构而言都极具挑战性，但对Zynq 7100器件中的2,020个DSP Slice来说，实现物理层非常简单直观。在Zynq 7100 SoC中实现10Gbps的用户设备连接也比较简单直观。

Zynq系列中的两个A9 ARM®内核使其理想适用于用户设备仿真器。这两个内核可实现MAC和较高的协议层。大部分现有移动电话都使用ARM处理器，因此企业能够把大量现有的代码库重复用于较高层处理。ARM内核和可编程架构的紧密集成，可保持低时延并提升性能。将ZynqSoC及其他nanoBEE硬件的功耗保持在5w以下，这意味着您可以用电池组为产品供电，对测试用户设备仿真器来说绝对是利好。

nanoBEE使用相同的功率放大器、同向双工器、输入滤波器和其他信号链元件来提供能在大多数LTE-A频带上以及在无许可的2.4GH和5GHz频带上工作，同时符合3GPP协议标准的用户设备仿真器。

图3所示的nanoBEE从概念到产品推出，总共用时不到18个月。

眺望五年之后
众多5G技术挑战赛正在如火如荼进行中。我们距离商用还有五年时间，但随着标准逐渐固定，许多企业需要对这些新兴算法和应用进行原型设计。将赛灵思FPGA和Zynq SoC器件与BEEtube等公司提供的商用5G原型设计平台相结合，相比采用定制原型设计平台进行开发，可节省大量开发时间。这些工具便于系统架构师和设计人员集中精力寻找最佳架构与算法，而不是把精力放在设计平台的架构设计工作上。这些工具也便于电信运营商加快早期试用，获得对新系统、算法和网络架构的经验。

根据我们对2020年5G广泛部署的展望，很有可能大多数OEM厂商届时会销售基于赛灵思FPGA和All Programmable SoC的生产设备。5G物理层的硬件复杂性很难保证ASIC实现方案不存在硬件缺陷，能足够灵活地满足不断发展变化的标准。让硬件“软化”是最聪明的OEM厂商的明智选择。


图1：ATCA机架上的BEE7刀片，用于要求最严苛的5G无线应用（包括C-RAN、大规模MIMO和毫米波）的原型设计和现场测试。


图2：本BEE7互联架构图显示了10Gbps通道的数量。
每FPGA总串行收发器连接速率为800Gbps。


图3：nanoBEE是设计用于加快新一代无线产品开发进程的终端仿真系统。

IP加速5G开发的途径
5G无线标准化进程蜿蜒曲折，任何想要全新开发5G的企业都需要投入大量资金。企业可以与已经拥有丰富的必备IP的厂商合作，以加速5G开发工作。

什么类型的IP可以加快这方面的工作呢？在最基本的层面，10GE、CPRI和DDR等IP是任何高性能无线系统不可或缺的。沿这个链条往上，任何5G系统必须支持传统LTE-A系统，估计基本的LTE-A协议栈仍然是必不可少的。随后是针对不同5G研究领域的IP，包括空中接口波形、大规模MIMO、毫米波和C-RAN。

新的空中接口波形包括GFDM、UFDM、FBMC等。这些波形主要用于提高频谱效率和功耗特性。LTE-A中使用的OFMDA拥有较高的峰值/平均功耗比,因此需要昂贵的线路让功率放大器保持线性工作，从而降低带外干扰和互调失真。

毫米波要求不同的通道模型估算，因为在这些频率上有着不同的传播特性。IP必须针对非常高的带宽（高达5GHz）以及随之而来的高峰值数据速率。

只有可用的IP是不够的。用户必须能够方便地将IP连接在一起。国家仪器提供IP经过精挑细选，可运行在多种类型的FPGA和处理器上，并提供以5G原型设计为重点的库。该IP能够在国家仪器提供的LabVIEW通信系统设计套件中轻松实现连接。LabVIEW还提供用于激励和分析设计所需的全部波形源文件和分析工具。

LabVIEW加上各种IP库，能节省数月的开发时间。此外，所挑选IP都能正常工作。LabVIEW与赛灵思工具链无缝互动，便于快速探索和实验。结合使用国家仪器提供的各种硬件平，这无疑是实现有效的5G通信设计原型的最快途径。值得一提的是，现在作为国家仪器下属公司的BEEcube将在不远的将来为自己的硬件提供LabVIEW支持。