关于时钟的约束部分，我是下载了一份文档，学习的，但是个人感觉文档上面说的很官方化，不是很好理解，而且又是中文的，所以只是挑出其中一些有用的部分在此展现一下。希望对看官有所帮助。
先看一下有哪一些时钟吧。
时钟（Clocks）
使用create_clock命令为任何register, port或pin进行时钟特性描述，使其具有独一的时钟特性。
生成时钟（Generated Clocks）
Quartus II TimeQuest Timing Analyzer可以把修改或改变主时钟（或者引入时钟）特性的分频时钟、波纹时钟和电路作为生成时钟。可以定义这些电路的输出作为生成时钟。
虚拟时钟（Virtual Clocks）
虚拟时钟是一个在设计中没有真正源或者说与设计没有直接关系的一个时钟。例如，如果一个时钟不是设计中的时钟，而仅仅作为一个外部器件的时钟源，并且外部器件和该设计有输入或者输出的管脚，那么就认为这个时钟是虚拟时钟。
多频时钟（Multi-Frequency Clocks） 某些情况下在设计中会有很多个时钟源提供时钟信号。增加的时钟也许扮演一个低频率低功耗时钟的角色。在分析这种设计时，create_clock命令提供了–add选项让你添加多个时钟节点。
自动时钟检测 （Automatic Clock Detection）
想要为你的设计中所有的时钟节点自动添加时钟约束，那么就使用derive_clocks命令。这个命令从管脚或者寄存器生成时钟以确保设计中的每个寄存器都有时钟。
锁相环时钟 （Derive PLL Clocks）
PLLs（锁相环）在Altera器件中被用于时钟管理和综合。你可以定制基于你设计需要的PLL输出时钟约束。因为所有的时钟节点应该有一个共同的时钟基准，故所有的PLL输出应该有一个关联时钟。
缺省时钟约束 （Default Clock Constraints）
为了提供彻底的时钟分析，如果你的设计中没有基本时钟约束，Quartus II TimeQuest Timing Analyzer在缺省时会自动的检测所有未被约束的时钟节点。
Clock Groups
设计中存在着许多时钟，然而，并非所有时钟都相互关联，况且某些时钟间相互关联是没有必要的。异步时钟就是不相关时钟（异步时钟有不同的理想时钟源）。专用时钟也不一定在同一时刻激活（例如，多元时钟）。必须向Quartus II TimeQuest Timing Analyzer指明相互排斥的时钟，从而阻止其把这些时钟作为关联时钟进行分析。
影响时钟特性 （Clock Effect Characteristics） create_clock和create_generated_clock命令产生不涉及板级影响的理想时钟。这个章节描述如何计算影响时钟特性的时钟延时（clock latency）和时钟不确定时间（clock uncertainty）。 获得时钟不确定时间 （ Derive Clock Uncertainty） 使用derive_clock_uncertainty命令应用于交互时钟（inter-clock）、内部时钟（intra-clock）和I/O接口的不确定时间的自动检测。建立和保持不确定时间都适合于时钟到时钟的传输。
如果提示的警告是时间管脚没有约束，可以使用针对管脚进行约束的方式来约束。方法参[size=+0]考《调试过程中几个警告的消除（一）》一文。查看调试信息中的Timing Analyzer，展开的时候会发现里面有很多红色的部分，点击一个，进去会发现有的时钟值会显示负数，这是因为在时钟信号在线路中传递的时候，有的先到，有的后到，影响着整个系统的时间不统一，这样会使信号产生毛刺，查看波形图的时候也会发现在信号跳变的时候会有不稳定的状态。话说回来还是要对时钟信号进行约束。
方法是：Assignments -> Timing Analysis Settings 可以看到有一些约束方式。选择 Use Classic Timing Analyzer during compliation，使用了经典的时间分析方式，这样就把时钟进行了约束，使得那些警告不存在了。
下面的Classic Timing Analyzer Setting 是用于设置单个时钟的，也就是说如果上述方式不能解决掉所有的时钟问题，还需要用这种方式，对用于作为时钟的Pin进行设置。
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