基于FPGA的异步LVDS过采样的研究和实现（2）

yuyang911220

2.3.2 数据选择
当完成数据比较和边沿检测后，DRU需要对比较的数据进行处理。在设计中，采用一个简单的状态机，依据数据边沿的位置和它迁移的位置，选择远离数据边沿的位置作为采样点。
由于电压和温度的变化，源时钟和接收时钟之间抖动、相位的不同，理想的采样点应该是左右移动的。也就是说E4[0]到E4[3]的等式值总是变化的，依据这些变化值，状态机状态发生迁移，如图6所示。
表1给出了数据选择的对应关系，其中，EQ表示当前状态机的位置，DQ表示互连逻辑中使用的采样值。在过采样模式下的每个ISERDESE2是通过两组IDDR触发器实现的，因此DO表示应该使用哪一组触发器作为最理想的采样点。
2.4 时钟对齐状态机
在设计中，BUFIO和BUFG两个时钟域之间的相位关系不确定。为了在不同的时钟域之间传输数据，需要实现CDC逻辑，两个时钟之间相位必须对齐。时钟对齐电路采用了一个FPGA I/O区域内所有的I/O管脚具有相同时序特性的原理。
一个OSERDESE2被BUFG时钟域的时钟(IntClk、IntClkDiv)驱动，并且装载一个固定的数据模板。OSERDESE2在IntClk频率下输出一个时钟模板。通过反馈路径，时钟模板被相邻的ISERDESE2捕获，ISERDESE2工作在BUFIO时钟域。通过这种技术，可以测量不同的两个时钟之间的相位关系。使用MMCM中有一个小的状态机，可以实现独立的相位改变的能力，BUFG时钟发生相位改变，以适应BUFIO时钟域的相位。
3 仿真与验证
本论文采用XC7K325T芯片异步LVDS过采样进行设计和实现，并采用ISIM13.3进行仿真验证，采用ISE13.3进行综合、布局布线、生成bit文件。
将生成的bit文件下载到Xilinx评估版KC705中，并进行测试、验证。实际测试结果表明：基于FPGA的异步LVDS过采样系统功能正确，传输速率达到了1.25Gbps。
4 结束语
本文针对LVDS接口，研究并实现了一种基于FPGA的LVDS过采样技术，重点对LVDS过采样中系统组成、ISERDESE2、时钟采样、数据恢复单元、时钟同步状态机等关键技术进行了描述，并基于Xilinx评估板进行了验证。经严格测试验证表明：基于FPGA实现的异步LVDS过采样技术功能正确，传输速率达到1.25Gbps。