一.Capture原理图的准备工作
1。Part的Pin的定义
为了能顺利产生网络表，必须对Part Pin的Name、Number和Type都要定义好，并且同一Part的Name和Number是不能重复的，只有当Pin Type为Power是Pin Name才允许相同
注意：如果一个零件的Power Pin有好几种PinName，而不同的Pin Name的Pin要接相同的Net，如：Pin name为VDD但需要接到VCC,而且Pinname为VSS也要接到VCC，此时就必须对Capture里的零件Part做一些设定 2。Part的PCB Footprint的定义
在Edit-Properties中设定PCB Footprint
当然先的做好封装库,你可以把它们放在./symbols下，最好建立自己的库目录。
3。不同Part的Device设定必须不同
在DEVICE栏设定值，不同Part的值不能相同，或者干脆不命名生成网表时CAPTURE会自动命名，使用他的封装，参数，还有其他的属性给他联合命名即类似
如:“CAP NP_0805_0.1U”这就是自动命名的结果
4。NC Pin 定义
有的时候工程师在建Capture零件的时候会把没有连接Net的Pin省略，而这些Pin在Layout实际零件上是有的，针对这种情况需要对Capture里的零件Part做一下设定：
在Capture中双击Part进入Edit Properties新增一项NC Property
Property的Name需大写 NC
在Value输入零件的NC Pin 5。有些字符在导入网络表时是不允许的,
例如: ‘ ！
导入过程
1.在Capture里执行Create netlist 选择Allegro，勾选Create Allegro Netlist，选择输出的路径
注意：这里产生的Netlist 有好几个文件，所以只要选择路径就可以了
2。在Allegro中执行Import Logic选择Cadence，点选Capture选择Netlist路径就了
画好板子的机械外形，定义好route keepin 和package keepout以后，直接点击file->import logic->，记住要选concept hdl，切记！别选capture，否则无法导入网表。
做完库后，最好将*.psm、*.fsm、*.bsm、*.dra文件分类存放，这样便于理出头绪来，以后可以重复利用的。在user pereference里的design path里可以指定这些path。 | 
