VHDL 元件例化语句 判断 control, 结构体

yuchengze

写了两个元件 CON_1 和 CON_2
想通过一个控制变量 control
control=1 时 执行con_1的 元件例化语句PORT MAP
control=0 时 执行con_2的 元件例化语句PORT MAP

而PROT MAP 是并发语句 只能写在 结构体ARCHITECTURE 里面
而判断语句 IF 什么的 是顺序语句 不能写在结构体ARCHITECTURE  里面

遇到这种情况该怎么办呢？
虚心求教