CPLD的Fit Design无法通过 Design, 程序, 如何, 资源

yuchengze

CPLD程序在综合时没有问题，但是在Fit Design的时候常常出现以下错误提醒：Project 'tsmc_newcontroller' could not be partitioned. The location assignments in block M may be too restrictive.
Please check that the pin/node assignments are valid.
这是无法分区，资源不够吗？分区的原理是啥？该如何解决？
无法通过的这个程序，资源使用情况：Simple gate primitives:
DFF             84 uses
IBUF            39 uses
OBUF            59 uses
AND2            445 uses
INV             280 uses
OR2             47 uses
XOR2            18 uses
DLAT            6 uses

Inspect circuit MatrixConverter
    Number of input ports   : 15
    Number of output ports  : 11
    Number of bidir ports   : 0
    Number of instances     : 995
    Number of nets          : 1043

但是另一个程序，用同样的芯片，资源使用情况为：
Simple gate primitives:
DFF             189 uses
DFFC            12 uses
DFFCRH          16 uses
DFFRH           8 uses
IBUF            57 uses
OBUF            71 uses
AND2            926 uses
INV             642 uses
DLATRH          2 uses
OR2             90 uses
XOR2            30 uses
DLAT            6 uses

Inspect circuit MatrixConverter
    Number of input ports   : 21
    Number of output ports  : 15
    Number of bidir ports   : 0
    Number of instances     : 2072
    Number of nets          : 2131
这个程序是可以进行Fit Design的。Fit Design是否通过到底跟什么有关？如何优化程序？