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- UID
- 1029342
- 性别
- 男
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减少时钟数量
根据市场调查，目前还没有哪个FPGA器件能够支持这种多路复用器/解复用器设计所需的40个时钟。所以，我们必须减少所需要的时钟数。
首先了解E2和E3多路复用器的时钟。前面已经分析了4个E2多路复用器工作在相同时钟下的可接受度，E3多路复用器运行于比E2时钟高得多的速率，必需使用一个不同的时钟。但是，如果我们从E3时钟中引出E2时钟是否可行呢？因为E3多路复用器要从每个E2支路得到数据，我们可以在需要E2多路复用器给我们数据时，简单地将脉冲送给每个多路复用器。我们没有去掉任何时钟，但E2时钟现在是基于E3时钟。
如果在所有的多路复用器中也使用同样的时钟，并且只使用一个使能信号来告诉E2多路复用器什么时候工作，这时会产生什么问题呢？如果E3多路复用器用34.368MHz时钟产生使能信号，在这些使能信号上的抖动不会比用在FPGA中任何其它同步逻辑更大。所以，使能信号可以使用正常(高抖动)布线资源，这样就不需要单独的8.448MHz多路复用器时钟，读取E1数据缓冲器的数据时也是一样。换言之，如果E2多路复用器需要数据，它可以激活到特定缓冲器的使能信号。到缓冲器的时钟本身能够保持E3多路复用器所用的34.368MHz时钟，如图5所示。
最后，我们检查16个从线路接口芯片输入到FPGA的E1时钟。这些时钟有会产生下面几个问题：首先，16个时钟将占用太多可用芯片时钟布线资源；其次，在同一个FPGA中使用16个异步时钟来驱动相互邻近的触发器，由于地弹、串扰和其它效应将产生噪声问题。例如，由于噪声的原因，一个正边沿触发器会在下降边沿时改变输出状态，此类问题将难以处理。
作为一种可能的解决方案，我们推荐使用一个最快的时钟来对16个E1时钟采样。16个输入时钟都接近2.048MHz，并且还有一个34.368MHz的系统时钟。这样，我们可以用34.368MHz时钟来对16个E1时钟分别进行采样，并将结果存储在一个16位存储器中(每个E1时钟一个位)。然后，我们可以使用一个算法来检测在E1时钟上由低至高的转换，为每一个E1数据信号产生一个使能信号，并在下一个周期(34.368MHz)中存储数据。
要成功实现这种方案，还必需了解时钟-数据关系以避免在数据变化时对数据采样，参见图6。请注意在时钟采样电路的第一级中使用了两个触发器以确保在亚稳态下正常工作。另外需要注意的是，数据和时钟必须具有相同时钟周期数的延迟。
我们已经成功地将多路复用器的时钟减少到一个时钟，同样的方法可否用在解复用器呢？E3解复用器必须采用一个外部输入时钟，这是因为驱动E3输入数据的同一个片外器件利用到该时钟。由于E3解复用器知道在什么时候发送数据到E2解复用器，并能对每个E2解复用器产生使能信号，而四个E2解复用器能工作在与E3多路复用器相同的主时钟下。同样，E2多路复用器能够为每个E1流产生使能信号。
如果我们假设线路接口芯片能够接受有间隙的时钟(gapped clock)，一旦确定发出E1使能信号,我们只需要发送一个时钟脉冲至线路接口。然而，只需要简单地发送使能信号本身至接口芯片而不必产生一个新的 |
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