[求助]DSP + cpld DSP, cpld, 求助

pangjie375

我公司用Ti的TMS320F2812 作了一个产品，其中我们用DSP（F2812）与 Xilinx 公司型号为 XC95288XL 的CPLD相连接作为IO口的扩展，但是在我们使用的过程中发现我们通过DSP对CPLD的一个IO口操作的过程中会影响到了其它CPLD的IO口状态， DSP系统时钟为150M ，CPLD为10ns 。我们现在怀疑是DSP和CPLD之间的时序不对，因为没有CLKOUT 时钟线没有引出故采用异步方式。现在我们还有一个项目也是出现同样的问题。
    请问哪位大哥那里有没有类似的设计参考，或者有什么解决办法，我们期待您的答复。