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- UID
- 1029342
- 性别
- 男
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从算法到微架构的渐进式设计改进
TLM IP设计和验证流程有若干独特的步骤：算法验证、架构验证、微架构验证(见图3)。第一步(算法验证)可能涉及C++或Matlab或Simulink这样的产品。用户可为关键算法特性制定一个vPlan，验证I/O的功能，并为关键实例应用激励序列。
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第二步(架构验证)，设计师使用TLM驱动式IP建模(TDIP)方法学来定义架构和接口协议。他们复用算法vPlan，并应用额外的激励、检查、断言与覆盖，还为关键架构和接口协议特性制定vPlan。在第三步(微架构验证)，设计师通过C-to-Silicon Compiler进行综合，复用算法和架构vPlan，然后推广至激励、检查、断言与覆盖中的微架构详情。
Cadence TLM产品
Cadence TLM驱动式IP设计与验证解决方案包含方法学指南、C-to-Silicon Compiler、Cadence Incisive功能验证平台以及TLM驱动式IP设计与验证服务。
统一的TLM驱动式IP设计、验证、复用方法学及编码指南
Cadence将为TLM驱动式IP设计与验证提供方法学指南，帮助设计团队在最短时间内以最高效率启动和完成他们初始的TLM项目，并避免采用新方法学的常见错误。从TLM IP设计编码风格、建模指南及综合子集开始，用户能够创建TLM IP，其架构利用了高层次综合所提供的能力。在整个TLM驱动的IP方法学中都考虑了对设计和验证IP的复用。
C-to-Silicon Compiler利用TLM黄金源码创建高质量的RTL
C-to-Silicon Compiler是一个高层次综合产品，它采用TLM SystemC IP描述和约束，并创建可用于标准RTL实现流程的RTL。为确保结果的质量，它利用Cadence Incisive RTL Compiler技术来创建逻辑，并提取该逻辑的时序与功耗信息来决定最终RTL的架构详情。
C-to-Silicon Compiler GUI显示了原始SystemC和根据它生成的RTL代码行之间的对应关系。这种独特的对照功能鼓励系统设计师和RTL设计师之间的沟通，并有助于保持SystemC TLM作为黄金源码。它还将调试提升到更高的抽象水平，并使设计师可以评估SystemC源码的变化对RTL产生的影响。
C-to-Silicon Compiler提供了增量综合能力，可大幅简化工程更改(ECO)过程并尽可能减少对RTL代码的更改。其他大多数HLS工具都要求对整个算法进行重新综合，意味着源代码中的微小变化也会导致完全不同的RTL。在这些情形下，必须重做逻辑综合和RTL验证。因而很难将SystemC代码保持为黄金源码。相比之下，C-to-Silicon Compiler仅对算法的改变部分生成RTL代码，而不修改设计的其他部分。
C-to-Silicon Compiler能通过应用新约束，生成新RTL，将TLM设计IP转移到新的微架构目标。通过指定不同时序、面积和功耗约束或不同微架构指导如流水线级数，就能生成新的RTL。这样，设计团队就能重复利用IP，且人力投入更少，RTL质量更高，时间更少。通过尝试不同微架构，设计师还可运行假设实验。
最后，C-to-Silicon Compiler能自动生成周期准确的SystemC快速硬件模型(Fast Hardware Models, FHM)，能以非定时TLM模型的80%~90%的速度执行。这些SystemC模型允许早期快速验证和软硬件协同开发。FHM配有来自Cadence Incisive环境的扩展，使变量和信号的显示更加明显，以方便分析和调试。
Incisive指标驱动式从TLM到收敛验证解决方案
Cadence Incisive功能验证平台是完全集成化的多语言、多级别功能验证解决方案。利用指标驱动式验证、专注于硬件的定向测试、软件定向测试或软硬件协同验证，Cadence Incisive Enterprise Simulator可完整验证符合OSCI TLM 2.0的设计IP。
特别设计的事务级分析和统一的调试特性有助于TLM IP的创建和验证，无论设计是完整的TLM IP或仅仅是遗留RTL SoC中的一个TLM IP模块。Incisive Enterprise Simulator在其调试环境中自动识别TLM 2.0构件，可提供保存/重启及重置功能，并针对SystemC/C++进行了扩展。该仿真器可推断事务信息，并提供有可感知TLM控制、可见性和调试特性。通过事务级的控制和调试操作，用户能够调试SystemC TLM 2.0设计中的所有互动元素。
通过Cadence Incisive Software Extensions，设计师能够运行嵌入式软件的处理器模型和TLM硬件模型的协同仿真。Incisive Software Extensions使验证testbench可使用在处理器模型下运行的软件、并为软硬件协同仿真提供了指标驱动式验证、伪随机测试生成、验证覆盖等功能。
Cadence Incisive Enterprise Manager提供了TLM、TLM/RTL与RTL功能验证技术，以成功获得收敛。对于具有大规模RTL遗留IP的SoC，使用Cadence Incisive Palladium或Cadence Incisive Xtreme，可用快速RTL检验对TLM仿真进行补充。这些硬件平台所允许的周期精确验证的运行速度，也能允许低阶软件验证的运行。
帮助规划和实施项目关键更改的服务
一次一个IP模块地过渡到TLM驱动式设计与验证，能降低一些风险和成本。但是，有些项目必须进一步减少风险，并借助丰富经验的帮助，来规划、执行并扩大最优方法验证。Cadence在全球都可提供TLM驱动式设计和验证的专家服务，以扩大成功机率，减少运行时间、人力投入和风险。
结语
TLM驱动式设计与验证将最终使TLM取代RTL作为大多数设计组件的黄金源码。其优势是明显的——快得多的设计与验证时间、IP复用更容易、bug更少。工作效率将实现RTL设计出现以来的最大跨越。但这一过渡不可能一蹴而就。TLM驱动式设计和验证方法在新IP被创建出来时，一次运行一个IP模块。而有些设计组件直接以RTL形式设计将是最好的方式。因此，必然要有将新TLM IP与遗留的RTL IP在设计与验证环境中进行合并的可能。 |
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