do文件的生成过程中的关键步骤 include, 工程, 软件

yuyang911220

#本文重点介绍do文件的生成过程中的关键步骤

#1、第一步：指明各种库的路径
#这是所用软件的库，比较重要是必须要有的，在最下面会指明该路径下的使用文件
set
XILINX_LIB
D:/modeltech_6.6d/xilinx_lib_ise13.4_modelsim6.6d/6.6d/nt
#以下是在大工程的时候，文件使用了大量的“宏”，需要提前“set”路径，方便后续的编译使用
set
GNT007
D:/my_designs/GNT007
set
SmartLite
F:/my_designs/SmartLite
set
SmartLite
F:/my_designs/SmartLite

#top_define.v
set
INCLUDE_1
+incdir+$GNT007/src/include
#
set
INCLUDE_2
+incdir+$GNT007/test_bench/benchtask
set
INCLUDE_3
+incdir+$SmartLite/src/include
set
INCLUDE_4
+incdir+$SmartLite/test_bench/device/tb_file
set
INCLUDE_5
+incdir+$SmartLite/test_bench/device/tb_file/config
set
INCLUDE_6
+incdir+$SmartLite/test_bench/device/tb_file/pkt
set
INCLUDE_7
+incdir+$SmartLite/src/include
set
INCLUDE_8
+incdir+$SmartLite/src/include

#综合以上的所有               
set
INCLUDE
$INCLUDE_1$INCLUDE_2$INCLUDE_3$INCLUDE_4$INCLUDE_5$INCLUDE_6$INCLUDE_7$INCLUDE_8                       


#第二步：创建逻辑库
#在编译源文件之前，需要创建一个存储编译结果的库。
vlib work

#第三步：编译设计文件
#编译：命令行“vlog”，用于编译verilog文件

#ip_core
vlog
$INCLUDE
$GNT007/ip_core/virtex6/*.v


#testbench
#编译VHDL文件，因为“$INCLUDE”会出现冲突的情况，而且该VHDL文件没有用到INCLUDE的文件内容，所有可以不用使用“$INCLUDE”。
vcom
$GNT007/test_bench/benchlib/prbs.vhd

vlog
$INCLUDE
$GNT007/test_bench/benchlib/gnt007_downpkt_lib.v
#vlog
$INCLUDE
$GNT007/test_bench/benchlib/*.v

vlog
$INCLUDE
F:/my_designs/SmartLite/test_bench/device/tb_src/*.v


vlog
D:/Xilinx/14.5/ISE_DS/ISE/verilog/src/glbl.v

vsim work.device_test_top

#第四步：加载设计文件
#命令行vsim等同于Simulation->Start Simulation,此时会出现要你选择的仿真的top文件。
#命令行work.device_test_top等同于是用鼠标选择work文件下的device_test_top.v文件

#第五步：指明所需要的库
#如果缺少需要的指明的库，会在编译的 过程中产生相应的错误
#需要参见《Modelsim User's Manual》中的P395
#vsim
-t 1ps -G/rniten_tb_top/xaui_interface_testbench/xaui_v10_2_top/xaui_block/tx_sync_i/SIM_TXPMASETPHASE_SPEEDUP=1 \
#
-G/rniten_tb_top/rniten_top/xaui_interface/xaui_v10_2_top/xaui_block/tx_sync_i/SIM_TXPMASETPHASE_SPEEDUP=1 \
#
-G/rniten_tb_top/rniten_top/SIM=1 \

-L $XILINX_LIB/xilinxcorelib_ver \

-L $XILINX_LIB/secureip \

-L $XILINX_LIB/unisims_ver \

-lib work device_test_top glbl

#第六步：仿真设计

#添加波形文件
add wave -r sim:/device_test_top/*

#该命令提出仿真通过指定数量的时间。
run 40us

#wang-shzh@20150914