我想设计这样一个电路，不知道行不行? input: A,B output: C 1)A的上升沿，C<='0'; 2)B的上升沿，C<='1'; 其余的情况（也就是A的下降沿，B的下降沿），C='1'。 我用以下的源代码，怎么不行呢？ process(A,B) begin if A'event and A='1' then C<='0'; elsif B'event and B='1' then C<='1'; else C<='1'; end if; end process; 不能通过合成。 为什么呢？是不是需要自己考虑门级实现才行？ | 
