随着数据转换器的速度和分辨率不断提升，对具有更低相位噪声的更高频率采样时钟源的需求也在不断增长。时钟输入面临的积分相位噪声(抖动)是设计师在设计蜂窝基站、军用雷达系统和要求高速和高性能时钟信号的其他设计时面临的众多性能瓶颈之一。普通系统有多个低频噪声信号，PLL可将其上 变频至更高频率，以便为这些器件提供时钟。单个高频PLL可以解决频率转换问题，但很难设计出环路带宽足够低，从而能够滤除高噪声参考影响的PLL。搭载低频高性能VCO/VCXO和低环路带宽的PLL可以清除高噪声参考，但无法提供高频输出。高速和噪声过滤可以通过结合两个PLL同时实现：先是一个低频窄环路带宽器件(用于清除抖动)，其后是一个环路带宽较宽的高频器件。
有些现代双环路模拟PLL集成于单个芯片之上，允许设计师减少低频参考抖动，同时还能提供高频、低相位噪声输出。这就节省了宝贵的PCB电路板面积，而且允许要求不同频率的多个器件以同一相位对齐源为时钟源。
AD9523、AD9523-1和AD95244时钟发生器(如图1所示)由两个串联模拟PLL构成。第一个PLL (PLL1)清除参考抖动， 第二个PLL (PLL2)生成高频相位对齐输出。PLL2也可生成高基频，再以此为基础衍生出各种低频。PLL1使用一个外部低 频VCXO和一个部分嵌入式三阶环路滤波器来构成一个PLL， 其环路带宽范围为30 Hz至100 Hz。该环路的带宽直接影响 将传播至输出的参考输入相位噪声量。 PLL2使用一个内部高速VCO(中心频率为3.8 GHz，AD9523-1 为3 GHz)和一个部分嵌入式三阶环路滤波器，其额定环路带宽约为500 kHz。 该内部VCO的带宽和相位噪声会直接影响整体输出的宽带相 位噪声。 |
