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bjxiong发表于 2007-10-15 10:32 | 只看该作者

[讨论]如何为verilog代码加密

verilog, 代码, 讨论

今天看到有人想为verilog代码加密，也就是说是怎么做个类似“限时试用版”出来，或者说是提供了类似注册码的特征字

才可以令芯片工作的。具体思路怎么实现呢？

我想了一下,直接加密verilog，但又不影响综合和仿真，同时支持各种工具，可能不太好实现。

方便的话，可以作成中间件的格式，用java来实现，国外很多IP都是这样提供的。

或者仿照Designware形式，将仿真代码和综合代码分开，也能将IP加密。

不知道还有没有其他更好的方法呢??

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想看更多的东西？来我的博客,精彩多多！ http://blog.eccn.com/u/bjxiong/index.htm

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caopengly发表于 2007-10-15 10:53 | 只看该作者

“也就是说是怎么做个类似“限时试用版”出来，或者说是提供了类似注册码的特征字

才可以令芯片工作的。具体思路怎么实现呢？”

当然也可以用硬件电路设计出加密电路来，如一个累计定时器。

也可以用软件的方法如中间件等。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm

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vincent发表于 2007-10-15 11:12 | 只看该作者

加密电路??可能硬件麻烦一些吧.

软件中间件是什么思路呢??

我不是高手

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yunqi415发表于 2007-10-15 13:30 | 只看该作者

太高深了,不懂啊!

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chenm001发表于 2007-10-18 10:32 | 只看该作者

quartus支持加密格式，使用的3DES算法，不过要先取得iptool工具才行

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