VII FPGA上实现32bit加法器遇到的问题 VII, 法器, FPGA

qin

各位大仙!采用四个8位的超前进位链级联一个4位的超前进位逻辑实现的32bit加法器怎么比Xilinx自己的32位加法器还慢很多?
Xilinx 32bit ADDER:239MHz;
32bit CLA :89Mhz;
Xilinx采用的是什么样的加法器?哪位大虾帮助解释一下??

[此贴子已经被作者于2007-10-31 11:42:40编辑过]

vincent

有可能有布线方面的原因,xilinx的加法器是根据自己的器件定制的，不但算法比较先进，布线方面的考虑也是有的。

如果速度要求不是很高，直接用语言写个“＋”就可以了，如果速度很快可以直接调xilinx提供的模块。

qin

是这样,我要用XILINX VII6000 FPGA实现MD5算法,要求叠代64次处理以使面积最小,系统时钟频率要求大于100MHZ,64个周期左右完成一次512bit数据的处理.
我采用CSA + CLA结构实现四个32bit数相加,然后将结果循环左移S位后再和32位数B相加,但是无论如何优化也达不到100MHz,看来必须对算法进行优化,请问有何高招?