求助：关于xilinxFPGA的时钟问题 时钟, xilinxFPGA, 求助

hust_fhs

大家好，我现在有几个问题要请教一下：

1、我是用ise自带的ip core generation 产生的一个输入时钟50M，再倍频到150M的时钟信号clkfx的模块，再作为一个实例在顶层模块中声明调用，来产生全局时钟clk，但是通过modelsim仿真时不能仿真，我不知道大家是不是也是这么做的？通过ip core产生的时钟能否用modelsim进行功能仿真？如果大家的全局时钟不是这么产生的，那么是用什么方式产生的？谢谢各位了

caopengly

ip core 好像不能产生时钟哦，时钟都是外部引入的，除非芯片里面有时钟的硬核。