FPGA FPGA

li117208

基于FPGA的锁相环
位同步提取电路
该电路如图2所示，它由双相高频时钟源、过零检测电路、鉴相器、控制器和分频器组成。

双相高频时钟源
该电路由D触发器组成的二分频器和两个与门组成，它将FPGA的高频时钟信号clk_xm变换成两路相位相反的时钟信号，由e、f输出，然后送给控制电路的常开门G3和常闭门G4。其中f路信号还作为控制器中的D1和D2触发器的时钟信号。实际系统中，FPGA的高频时钟频率为32.768MHz，e、f两路信号频率为32.768/2=16.384MHz。

过零检测电路
该电路见图2中gljc部分，它由D触发器和异或门组成。过零检测的输出脉冲codeout的宽度应略大于f路信号一个周期，但为了减少锁相环的稳态误差，该输出脉冲不宜过宽。实际系统中，过零检测电路的时钟信号clkin由FPGA的高频时钟四分频得来，这样输出的脉冲宽度约是f路信号的两个周期。

鉴相器
该电路由两个与门组成，分别是超前门G1和滞后门G2。过零检测电路的输出信号b与位定时信号clkout一起进入鉴相器，若clkout超前b，则滞后门G2被封锁，输出为0，超前门G1的输出端有窄脉冲输出；若clkout滞后b，则超前门G1被封锁，输出为0，滞后门G2的输出端有窄脉冲输出。

分频器
该电路对应于图2中div64部分。输入的信号频率是256KHz，e、f两路信号的频率均为16.384MHz，故该电路完成16384/256=64的分频功能。当控制电路无超前或滞后控制脉冲输出时，D1的Q端为0，D2的Q端也为0，常开门G3处于打开状态，常闭门G4处于关闭状态，e路信号通过常开门G3、异或门G5到达64分频器的输入端，经分频后产生稳定的位定时信号。

控制器
分频器输出的位定时信号clkout与过零检测脉冲b进行相位比较。当位定时信号clkout超前于b时，超前门G1有正脉冲输出。在触发脉冲f的上升沿，D1触发器的Q端由低变高，经过非门后，使常开门G3关闭一个时钟周期，将e路脉冲扣除一个，使clkout相位向滞后方向变化一个时钟周期。
当位定时信号clkout滞后于b时，滞后门G2有正脉冲输出。在触发

caopengly

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lz是想说明一下数字锁相环的原理吗。不过图没有帖上来啊，你可以点击编辑后将图粘贴上来。