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求教：怎么用VHDL语言来编一个16位的串入并出移位寄存器!急急急！

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boyfly发表于 2004-5-25 18:30 | 只看该作者
有空给你编一个哦，说一下要求！
我是天堂的使者，向我倾诉吧
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yellowfall发表于 2004-5-27 11:35 | 只看该作者
说说要求
shenjun@cast504.com
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zerg524发表于 2004-5-29 09:33 | 只看该作者
编出来了能给一份小弟看么？谢谢！
zhangj521@hotmail.com
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xxxydnw发表于 2004-5-31 10:35 | 只看该作者
你不妨用一下这个语句,在移位时钟的作用下，当16个移位时钟之后就可以输出reg了 reg<=in1 & reg(14 downto 0)
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internethero发表于 2004-6-8 14:16 | 只看该作者

求教：怎么用VHDL语言来编一个16位的串入并出移位寄存器!急急急！

VHDL, 移位寄存器, 语言, 求教
求教：怎么用VHDL语言来编一个16位的串入并出移位寄存器!急急急！
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lingyan
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zhangdage发表于 2004-6-8 14:16 | 只看该作者
楼上说得很对
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