为什么在原理图编译中不能调用用verilog编写的库文件
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- 184411
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- 男
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为什么在原理图编译中不能调用用verilog编写的库文件
我用verilog编写了模块正确，模拟测试也可以出来波形，为什么把该模块作为库文件在原理图编译中调用就不能正确测试模拟了 |
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- 136199
- 性别
- 男
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不知道lz所指的原理图编译是图形方式还是用的verilog语言掉.如果是前者需要将模块生成电路模块,如果使用verilog语言调就是使用象编写testbench中的'include的方式. 具体方法看论坛中的"quartus入门祥解". |
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这个版主不太冷
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