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dengxw811发表于 2008-2-20 14:39 | 只看该作者

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在做分频器时，如果 分频数太大，就会有毛刺，不知道什么原因

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hzhy406发表于 2008-2-20 16:03 | 只看该作者
分频最好用FPGA自带的PLL吧。如果要逻辑分频，一定要在时钟输出端用寄存器寄存输出。这样能很好地避免毛刺。
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论坛元老

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caopengly发表于 2008-2-20 17:25 | 只看该作者

关于分频器的设计是有一定讲究的，如楼上所说建议使用同步电路方式就可以避免毛刺。

fpga带的pll一般不能分频，只能倍频。

[此贴子已经被作者于2008-2-20 17:25:44编辑过]

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm
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