首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展
返回列表 回复 发帖

我是刚开始学VHDL,哪位高手帮个忙

把程序贴出来吧,我帮你看看!
我是天堂的使者,向我倾诉吧
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY pulse IS END pulse; ARCHITECTURE pulse_gen OF pulse IS COMPONENT test PORT (clk : IN STD_LOGIC; cp : OUT STD_LOGIC); END COMPONENT; CONSTANT clk_cycle : TIME :=250 ns; SIGNAL test_clk , test_cp : STD_LOGIC; BEGIN U0 : test PORT MAP (clk => test_clk, cp => test_cp); PROCESS BEGIN test_clk <= '0'; WAIT FOR clk_cycle/2; test_clk <= '1'; WAIT FOR clk_cycle/2; test_cp <='0'; WAIT FOR clk_cycle; test_cp<='1'; WAIT FOR clk_cycle*7; END PROCESS; END pulse_gen; WAIT FOR编译的错误是 unsupported feature error:condition clause and timeout clause together in a wait statement is not support
"condition clause and timeout clause together in a wait"这种情况软件不支持。
因为没有用过这个软件,所以我也不太明白他的意思;只能给你翻译成中文,你自己看看吧。
Good luck!
Nothing Is Impossible!
问题解决了吗?
wait for语句好像只能模拟算法的时候用,逻辑综合的时候不支持。
不一定对哦,我也一知半解,可以讨论一下。
我为技术狂
看不懂!
欢迎大家登陆重庆电子网(http://www.cqmcu.com) ~虚拟仪器平台 ~单片机(51/AVR/PIC/MSP430)、CPLD、USB、ARM、蓝牙、`~射频等学习板、开发板。 ~编程工具、仿真器、ISP/JTAG下载线 ~代理单片机、CPLD、USB、ARM芯片及其外围器件 ~承接网站建设、单片机、ARM、蓝牙、
wait on time这个语法综合器不支持,只能用于testbench或者behavior level的模型!

我是刚开始学VHDL,哪位高手帮个忙

我怎么在用wait for 语句时出现错误
Unsupported feature error :condition clause and timeout clause together in a wait
statement is  not supported
谢谢!
我用的是MAX+PLUS2软件编写!
为什么一定要用wait for 啊? 看你的程序好像用after 也可以实现啊! 例如:test_clk <= '1' after clk_cycle/2;
能吃苦乃为志人 肯吃亏不是痴人 敬君子方显有德 怕小人不算无能 退一步天高地阔 让三分心平气和 知足之人心常乐 能忍气者身自安
返回列表