求救 串并转换 FIFO设计 FIFO, 求救, 设计

rainzhuo

FPGA 32位宽串并转换verilog代码 同步FIFO设计

输入输出64kbit/s的串行数据，通过串并转换为32bit宽并行数据，送入输入FIFO，每40x32bit数据为一帧，当一帧写满时请求NIOS2读入数据。输入FIFO共有２帧，交替工作。输出FIFO也有２帧，当一帧数据写入后，通过并串转换输出数据。

各位大虾 谢啦

帮忙哈 不胜感激

[此贴子已经被作者于2008-5-9 10:35:07编辑过]

meizi10199

我顶,大虾们有没有啊,怎么都是干有问题没答案呢[em01]