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eagle0111发表于 2008-6-11 21:35 | 只看该作者

请问:初学者先学VHDL好还是verilog好?

VHDL, verilog, 初学者

初学者先学VHDL好还是verilog好?还有一困惑,Labview里的FPGA与VHDL的编程方式截然不同,哪个好?

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论坛元老

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caopengly发表于 2008-6-11 22:59 | 只看该作者

现在一般建议学校verilog，我两个都比较熟悉，感觉verilog对底层的描述比较清晰，程序风格比vhdl流畅简洁。vhdl可以自定义类型，verilog不行，但是verilog修正版可以定义。
总之，verilog 有超越vhdl的势头。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm

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sxlwzl发表于 2009-5-27 08:54 | 只看该作者

verilog很简单了，建议先学吧

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huangyanpo发表于 2009-7-12 17:17 | 只看该作者

大部分公司都是verilog，VHDL市场应用不高。

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ft2569201发表于 2009-7-20 23:00 | 只看该作者

我是从vhdl开始的学校学的是这个打算转向verilog ~

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超级版主

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yumuzi发表于 2009-7-21 10:08 | 只看该作者

楼上的有前途支持

yumuzi博客

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ft2569201发表于 2009-7-21 13:16 | 只看该作者

谢谢！~

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