VHDL VHDL

yuopqab

本人在对CPLD编程后 已编译通过

但是仿真时总是出现警告信息

其中的信息是found clock high/low time violation on node ...

请问该怎样解决啊 希望大家指教

caopengly

提示的信息是你的设计时间超过了时间裕量。 time violation

这个一般是楼主在设计的风格有点问题。楼主可以把程序贴出来具体分析一下吧。

yuopqab

QUOTE:

以下是引用caopengly在2008-7-13 16:56:00的发言：

提示的信息是你的设计时间超过了时间裕量。 time violation

这个一般是楼主在设计的风格有点问题。楼主可以把程序贴出来具体分析一下吧。

非常感谢您的帮助，我明天将有关程序发到您的邮箱吧。

我是将CPLD按逻辑单元分成不同模块的，各模块已经编译，仿真通过了，就是在生成顶层文件后，虽然编译通过了，但是就是仿真时总是出现我上边写的警告信息，而且仿真时间越长，警告信息越多，我是个新手，问了很多人都不知道怎么解决。所以非常感谢大哥了，谢谢帮忙。

yuopqab

QUOTE:

以下是引用caopengly在2008-7-13 16:56:00的发言：

提示的信息是你的设计时间超过了时间裕量。 time violation

这个一般是楼主在设计的风格有点问题。楼主可以把程序贴出来具体分析一下吧。

我已经把出问题的模块的程序和出现的警告信息发到你的邮箱里了 谢谢帮助

caopengly

啊，我没有看到呢，你就发到论坛里吧，而且大家可以看到啥。

yuopqab

顶层文件出警告信息的模块的程序如下：

LIBRARY IEEE;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

ENTITY counter_32 is
PORT(
gate: in std_logic;
clr :in std_logic;
fx: IN STD_LOGIC;
countqut std_logic_vector(31 downto 0)
);

ENTITY counter_32 is
PORT(
gate: in std_logic;
clr :in std_logic;
fx: IN STD_LOGIC;
countqut std_logic_vector(31 downto 0)
);

end counter_32;

architecture a of
counter_32 is

signal fxcou : std_logic_vector(31 downto 0);

begin

process(fx,clr)

begin

if (fx'event and fx='1') then
if clr='1' then
fxcou<="00000000000000000000000000000000";
else
if gate='1' then fxcou<=fxcou+1;
end if;
end if;

end if;

end process;

countq<=fxcou;

end a ;

[此贴子已经被作者于2008-7-16 19:43:49编辑过]

yuopqab

单独对这个子模块仿真时 没有任何问题

就是生成顶层文件后 仿真时 这个模块上总是出警告信息

比如found clock high/low time violation on node 'counter_32 fxcou1.clk'

found clock high/low time violation on node 'counter_32 fxcou2.clk'等

counter_32是出问题的模块

[此贴子已经被作者于2008-7-16 19:47:05编辑过]

caopengly

well,from the code style and code function ,I think there should be no problem.I want to know how did you set this entity as top level file.why there are two declear of entitycounter_32 in pre code. and I strongly recommened you use verilog instead of vhdl.littel company use vhdl now.

yuopqab

本人对CPLD编程后 各子模块都已编译 仿真通过
但是在顶层模块编译时 却出现一个错误
Error:can’t find a pinstub/port in the symbol,function prototype,or other construct ‘:36’ that represents a design file that corresponds to pin ‘f0’ in the file.
但是我看电路连接是没问题的啊 f0是输入的全局时钟信号

不知道怎么回事 还望大家指点

caopengly

楼主给的信息不足啊，感觉应该是楼主定义的symbol没有找到。楼主是不是没有定义clk或者是clk分配有问题，因为你说你编译和仿真都通过了。建议楼主使用quartus吧，maxplus都淘汰了4-5年了。

现在都使用quartus了，maxplus的error看得不是很多。

楼主可以看看help里面对这个error的解释。

yuopqab

f0是全局时钟信号 它分给了两个子模块

我现在关键时间比较紧 改用 quartus 关键是时间来不及

由于顶层图太大 我没法发到论坛上 就把顶层图发到你的邮箱吧

yuopqab

f0是全局时钟信号 它分别送到了两个模块

我现在时间比较紧 改用quartus时间来不及

由于顶层模块文件太大 我发不到论坛上 就发到你的邮箱了 麻烦你看一看