[求助]FIFO实现时报错，overmaped如何解决？ FIFO, overmaped, 求助, 解决

gomyownway

前几天在做xilinx FPGA的时候，用块RAM做一个输出Nbit的FIFO（N的值比较大），结果实现的时候到了map那一步老是过不去，我的FIFO容量不到FPGA片内块RAM总数的一半。

看到map的报告里面是这么写的

number of RAMB16BWES …… …… overmaped

后来将原来的大FIFO拆成了输出输入只有原来一半的两个小FIFO，并且深度也减少了一半，结果重新实现时，map还是报上面一样的错误

后来又试了一下，实现一个输入输出都只有原来一半的小FIFO，是没问题的。

难道FIFO的输出只能做到原来希望的一半大小（N/2 bit），每次取数据要读两次FIFO么？我最希望每次读FIFO就能读到Nbit，那样用是最方便的。

请问这种overmaped的情况如何解决或者避免呢？

gomyownway

第一次进来求助，就没人给答复，哪怕给个建议也好啊。

害的本人实在没招，不得不只用一个输出输入只有原来一半的小FIFO

如果新人发文章，没人解答或者提供点建议的话

我看这个网站也要关门了

meizi10199

我是菜鸟，还没自己实物实验过呢，不过我觉得一个FIFO（无论同步还是异步）读，写的数据位数都是通过指针地址传递的，输出位数的大小应该只和地址位数和总线宽度有关吧。希望对你有点参考价值，我是刚学VERILOG，以后还希望大家多多指教[em01[em12]