求助！帮我看一下是怎么回事！

我有个设计！！在我设计代码里面如果加上逻辑分析仪的时候用jtag下载的时候观察的现象完全正确，可是在我把逻辑分析仪拿掉的时候重新进过实现步骤之后，结果就完全错误。

根据上面的问题我的分析是电路的逻辑功能没有错，就是布局布线的时候导致时序上的错误？不知道这个分析对不！

我应该从那方面入手解决这个问题！我用的xilinx的fpga ise软件10.1

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2^#

flanix发表于 2009-3-5 14:57 | 只看该作者

不大可能。你是不是JTAG就是没有准确呢。

你再把信号看清楚。可以讨论下。

真诚让沟通更简单! QQ:767914192

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3^#

flanix发表于 2009-3-5 14:57 | 只看该作者

一般JTAG对的。没有JTAG也是对的。

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4^#

GLJLQ发表于 2009-3-6 13:09 | 只看该作者

jtag!! 应该是好用的吧！我是在好使的板子上进行调试的！！

我在另一个版也发了相关的内容！那个版主说可能是频率高的问题！

还有就是我有很多次相同的电路，当我重新综合，实现之后有时候电路就不能正常工作！是不是我布局布线的问题啊！

因为我没有使用任何的约束，电路也比较大！

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