请教Verilog语言关于D触发器的问题 D触发器, Verilog, 语言, 请教

tf313215

在ispLEVER下写出如下程序(实现一个异步预置的负边沿触发器的行为建模模型):

module p20( CLK,D,Set,Q,Qbar);
input CLK,D,Set;
output Q,Qbar;
reg Q,Qbar;

always
  wait(Set==1)

  begin
 #3 Q=1;
 #2 Qbar=0;
        wait(Set==1)
  end

always
  @(CLK)
  begin
 if(Set!=1)
   begin
     #5 Q=D;
     #1 Qbar=~D;
     end
  end

endmodule

执行程序后有错误E:"E:\tf\program\cpld\tf_2\p20.v":13:2:13:4|Expecting statement

我有不晓得是那的错误,请指教!~