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请问VHDL语言中表达式clk'event是什么意思？

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icefog发表于 2006-2-16 13:26 | 只看该作者

请问VHDL语言中表达式clk'event是什么意思？

VHDL, clk, event, 语言, 意思
请问VHDL语言中表达式clk'event是什么意思？
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alpha1027发表于 2006-2-17 14:13 | 只看该作者
'event 表示信号发生变化
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edwin2005发表于 2006-2-21 20:52 | 只看该作者
‘event是一种信号属性，表示当‘前面的信号发生改变时 如 clk’event表示当CLK发生改变时，这种改变可能是时钟由高变低，可能是时钟由低变高，看你后面怎么写了！
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ahliang发表于 2006-3-11 19:32 | 只看该作者
就是CLK触发
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anotherchen发表于 2006-3-13 17:49 | 只看该作者
上升沿啊
╔☆→────────────────←☆╗
┊寻觅在电子中, , , 寻求适合自己的一席┊┊┊┊
┊也许生活本忙碌,  想享受安逸只能是心态了吧┊
╚☆→────────────────←☆╝      &
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