请问VHDL语言中bit和std_logic有什么区别？
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- UID
- 129776
- 性别
- 男
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请问VHDL语言中bit和std_logic有什么区别？
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- UID
- 15
- 性别
- 男
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| 区别很大,BIT只能取两个值,非1即0,而STD有9个取值.对于bit数据类型，clock'EVENT AND clock = '1'是检测信号的上升沿；而std_logic类型的数据则不可以这样做，原因是此数据类型的取值是很多选择的．用RISING_EDGE(clock)则可以进行信号的上升沿判断．RISING_EDGE是VHDL语言在IEEE库中的标准程序包内的预定义函数． |
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- UID
- 129776
- 性别
- 男
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