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新手上路

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男 
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tT
ldy800222发表于 2003-9-4 22:35 | 只看该作者

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请问各位：我在quartus中进行设计，用synplify进行编译，用active hdl进行仿真，为什么总是在它们之间建立不了联系呢？有的可以，有的不行，到底正确的操作是怎么样的呢 ？
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