Xilinx FPGA嵌入式开发（二）—XPS中的时钟模块和复位模块 网络, 嵌入式开发

pengpengpang

Clock Generator模块：
端口说明：CLKIN为外部输入时钟，如果是外部差分时钟信号，在MHS文件的PORT行指定*_p、*_n管脚均为同样的Net，如dcm_clk_s，差分极性分别指定正负即可。CLKFBIN为DCM的CLKFB输入端口，如果选择使用，即DCM使用外部反馈方式，此时CLKFBOUT输出口也应该使用，且CLKFBOUT连接到CLK0输出口，而CLKFBIN连接到CLKFBOUT经过时钟分配网络后的信号，用于调节时钟信号延迟。如果不使用CLKFBIN，则CLKFBOUT也不使用，在DCM内部把CLK0的输出经过BUFG缓冲后，一路送到CLK0端口，一路送给CLKFBIN。

参数说明：
  C_CLKFBIN_FREQ、C_CLKFBOUT_FREQ分别设置CLKFBIN和CLKFBOUT的频率，设置0指不使用，两者必须设置相同。C_CLKOUTi_FREQ设置CLKOUTi的输出频率，0指CLKOUTi不使用。C_CLKOUTi_GROUP用于设置组号，可以把多个输出设置为相同的组，这样同组时钟通过同一个DCM或PLL输出，减少时钟间的相位偏移(skew)。C_CLKOUTi_BUF如果设TRUE，则相应的CLKOUTi插入BUFG，一般设TRUE，但输出给某些DDR颗粒的时钟信号不设TRUE。
Processor System Reset Module模块：
端口说明：Slowest_sync_clk为系统中最慢的时钟，一般为PLB总线时钟。Ext_Reset_In为外部输入复位信号，Aux_Reset_In为辅助的第二个外部输入复位信号，一般不用。MB_Debug_Sys_Rst为调试用，和Ext_Reset_In功能相同，但总是高有效。Dcm_locked为模块输入信号，如果系统没有用DCM，则接高，如果使用一个DCM产生系统时钟，则连接此DCM的Locked信号，如果系统使用多个DCM产生系统时钟，则连接最后一个Locked的DCM。MB_Reset为输出的MB的复位信号。Bus_Struct_Reset和Peripheral_Reset为输出的总线和外设复位信号，其个数可根据C_NUM_BUS_RST、C_NUM_PERP_RST定制。

注：DCM的Locked信号为高指所有输出时钟均已稳定。
参数说明：C_EXT_RST_WIDTH、C_AUX_RST_WIDTH定义外部输入复位信号（端口Ext_Reset_In）的宽度。Slowest_sync_clk为PLB总线时钟，Ext_Reset_In宽度为C_EXT_RST_WIDTH所设置的时钟周期再加上1到2周期（考虑到电路中的时钟延迟）。Ext_Reset_In变为0时，经过C_EXT_RST_WIDTH个周期，电路退出复位状态。
C_EXT_RESET_HIGH、C_AUX_RESET_HIGH定义外部输入复位信号高有效还是低有效。一般设高有效，即1。MB_Debug_Sys_Rst总是高有效。
  C_NUM_BUS_RST、C_NUM_PERP_RST定义总线和外设所需要的复位信号个数，如有一个PLB总线和两个OPB总线，C_NUM_BUS_RST可设为3，某些情况下可能利于驱动和布线。一般为1即可，三个总线可用同一个总线复位信号驱动。C_NUM_PERP_RST类似。
控制方式：上电时会自动产生复位脉冲序列；外部Ext_Reset_In、Aux_Reset_In满足复位条件时模块产生复位脉冲序列；MB_Debug_Sys_Rst满足复位条件时模块产生复位脉冲序列。
文章来源：seadoncas的专栏http://blog.csdn.net/seadoncas/article/details/7461193