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“安富利杯”89美金FPGA开发板免费试用风暴参赛-EDK 用户IP核的详细定制过程
在基于MicroBlaze的嵌入式系统开发中，定制用户IP核是一个重要环节，这也是大多数初学者感到困难的地方。LX9开发板上Spartan6系列的XC6SLX9CS324 FPGA提供了大量的逻辑资源，并采用6输入查找表结构，可提高逻辑资源的利用率，为用户开发自己的IP核提供了硬件支持，特别适合于中低端基于MicroBlaze的嵌入式场合。定制用户IP核主要有两种方式，一种是通过XPS提供的IPIF接口进行定制，通过这种方式定制的IP核连接在系统总线上；另一种是采用由用户完全定制模式，这种方式定制的IP核不连接在MicroBlaze的总线上，具有独立的功能。由于完全定制IP核比较复杂，这里介绍采用IPIF定制Customer IP 核的过程。
1)生成PLB总线上的新外设
首先，打开一个XPS工程，点击“Hardware”菜单下的“Create or Import Peripheral”如图1所示。
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图1


弹出图2所示窗口
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图2


点击“Next”按钮，进入图3所示界面。这里提供两种选择，一种是定制一个新的IP核，另一种是导入一个存在的IP核，这里选择第一种。
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图3


继续点击“Next”进入图4、图5界面。在图4中，选择IP核的存储路径，第一种将存储在系统文件夹内，每次打开XPS，都会出现定制的IP核。选择第二种存储路径将其存储在本工程的文件夹内，IP核只在本工程中的适用。图5中，需要输入Customer IP核的名字及版本，需要注意的是IP核的名字不支持大写英文字母。
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图4
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图5


点击“Next”后进入图6及图7界面。在图6中，选择IP核所连接的总线类型，在图7中，选择不同的总线读写机制，需根据需要进行选择。
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图6
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图7


继续向下，进入图8、图9界面。在图8界面中，选择系统总线是否需要“突发传送模式”，图9中，选择总线寄存器的个数，总线可以通过读写这些寄存器来对用户IP核进行操作。
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图8
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图9


继续向下，进入图10、图11界面。图10给出了总线的信号总类，不需更改。图11是一个仿真文件生成问话框，采用BFM仿真工具的用户可以选择这一项。
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图10
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图11


继续向下，进入图12和图13界面。由于系统默认的外设的语言是VHDL，熟悉Verilog的用户可以在图12界面中选择第一个勾选框，这样用户逻辑部分可以采用Verilog进行编写。同时选择第二和第三个勾选框，生成驱动文件。最后进入图13界面，完成用户IP核的初步定制。
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图12
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图13
2)添加用户逻辑代码
    生成一个新的IP核，只是完成了共性部分，具体要实现什么功能，还要在用户逻辑中体现。使用编辑工具打开当前工程目录下的pcores\spwm_v1_00_a\hdl\verilog\user_logic，完成用户逻辑的编写。user_logic给出了比较详细的指导，根据指导，在相应位置书写自己的用户代码即可，同时data文件夹下的.mpd 和.pao文件也要进行简单的修改，这里就不详细介绍了，感兴趣的朋友可以参考相关书籍，。
3)输入IP和到EDK工程
同样进入图3所示界面，选择第二个选项，同样进入图5界面，输入同样的IP核名字，进入下一个界面，如图14。在图14中，选择IP核的描述方法，当然选择HDL source。
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                                                                        图14


接着进入图15界面，这是最重要的一个配置页面，首先选择HDL的类型，这里为确保万一，选择“Mixed”类型。然后将pcores\spwm_v1_00_a\data中的.mpd和.pao文件添加进来。
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图15


接下来，就不断“Next”，这里就不在详细介绍了，在最后一个界面点击“Finish”，这样就彻底完成了一个Customer IP 的定制。
最后在“IP catalog”中出现用户定制的IP核，如图16所示。
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图16


接下来，将其当做普通IP核使用就可以了。