直扩导航系统中数字科思塔斯环的FPGA设计与实现之二 导航系统, 最大的, 校正

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数字鉴相器的设计

　　科斯塔斯环常用的鉴相器是正弦和反正切鉴相器。对于本文设计的接收机，积分时间T_{d}=0.25ms，4kHz的信号在0.25ms内将变化1周，二象限反正切算法的鉴相范围为[π/2，π/2]，因此必须保证输入信号在0.25ms内变化不超过 ，即允许最大的频差为2kHz，否则将得到错误的输出。因此必须对鉴相器的输出进行校正。实际设计时通过计算前后两次鉴别器的输出差值，根据差值大小进行校正，校正算法为：当 ，就对取反，否则 保持不变，其中 为上一次鉴别器误差输出， 为本次鉴别器误差输出。

环路数字滤波器参数的设计


　　环路选用的是理想二阶环，带宽的大小又决定了整个锁相环的锁定时间和跟踪精度。为了减小噪声引起的相位抖动，提纯输入信号，环路带宽应尽量取窄一些，选取环路噪声带宽跟信息数据速率的比为，其中B_{L}为环路噪声等效带宽，R_{b}为信息数据速率，一般选取 ，另一方面，也要兼顾捕获时间，从而环路带宽又要求取宽一些，因此应折衷考虑设计的环路带宽。当环路处于频率牵引状态时，要求环路有较宽的捕捉频带，使之能迅速同步频偏较大的载波；当环路处于相位跟踪或锁定状态时，却要求它具有尽量窄的捕捉频带，以保证恢复出的载波相位不产生大的抖动。设计时应根据具体要求来选择环路参数。

　　在本方案中，设计要求数据率为4kbps，在频率跟踪阶段，取B_{L}=0.1R_{b}=400H_{z}，取ξ=0.7，ω_{0}=B_{L}/0.53≈754.7(rad/s)，由于采用反正切的鉴别器算法，所以鉴别器的增益k_{d}可取为1，而NCO的控制灵敏度为k_{0}=2πTf_{s}/2^{N}，其中，NCO相位累加器的位数设计中N为32，f_{s}为NCO的采样频率，系统中f_{s}为系统时钟60MHz，即为清洗脉冲的周期1/4k秒。从而得到

　　在用这组值完成频率跟踪后，取窄带的环路滤波器进行相位锁定。这时取B_{L}=0.01R_{b}=40H_{z}，此时的计算结果为：C_{1}=1203.9；C_{2}=16.22；快捕带为：106.4Hz。

　　总的来说，环路滤波器系数C_{1}和C_{2}需要根据环路的特性选取，它们值的选取是整个环路跟踪性能的关键。 C_{1}主要决定了环路捕捉带的大小，C_{2}则决定了环路的长期跟踪速度和环路捕获速度。C_{2}较大时，环路将经过相当长的时间才能成功入锁。若用一个固定的环路滤波器，由于锁定时间和精度的不同要求，捕捉时间远小于跟踪时间，这样得到的结果显然不是最优的。为了使环路既具有快速捕获的能力，又能在跟踪状态时仅在平衡点附近有细微摆动，使输出相位平缓变化，故应使环路和步进具有自适应调整的能力。可以采用环路切换法，即在不同时刻转换环路滤波器的参数。

环路的Matlab仿真


　　分别利用正弦鉴相器和反正切鉴相器，在Matlab中仿真一个连续波的跟踪过程。生成连续正弦波的频率为10MHz，采样频率为80MHz，初始相位为30 。利用图1的环路电路，通过设置环路滤波器的参数，仿真其跟踪过程，并对跟踪结果分析。

　　跟踪过程如图5所示。横坐标为时间，纵坐标为信号幅度。图5、6分别是利用正弦鉴相和反正切鉴相后，NCO的同相和正交输出，同相输出即为跟踪结果。对比可知，反正切鉴相时40s就可以实现正确跟踪，而正弦鉴相则要到80s才能实现。

　　比较正弦和反正切鉴相器的输出（图略），开始时输出误差较大，通过环路的调整，输出误差信号逐渐减小，最终趋于稳定。稳定后的输出最小值是鉴相器的最小分辨率，即为跟踪精度。跟踪精度除了和鉴相器本身特性有关，还和环路滤波器的参数设置有关。通过对比可知，利用正切鉴相器比正弦鉴相器实现跟踪速度快。

　　另外对环路滤波器取两组不同参数时环路的性能分别进行了仿真。数字环路滤波器在环路中对输入噪声起抑制作用，并且对环路的校正速度起调节作用。采用理想二阶环，设置C_{1}和C_{2}，采用反正切鉴相器，仿真结果如图7、图8。图7是 C_{1}=1200、C_{2}=16时的环路的跟踪结果和鉴相器输出，图8是C_{1}=16039、 C_{2}=1622时环路的跟踪结果和鉴相器输出。横坐标为时间，纵坐标为信号幅度。从图7中可以看出，环路在10s左右即可以实现跟踪，相应的鉴相器的输出也很快维持在0值的附近。如图8，当C_{2}较大时，跟踪时间明显延长，鉴相器的输出波动很大。

环路测试


　　在系统测试中，测试原理如图9所示，在-5dB条件下，载波环带宽为40Hz，码环带宽为10Hz。对载波环路进行测试，载波环鉴相器及累加器的输出如图10所示。在稳定跟踪后，累加器的输出稳定在一个相对固定的数量级上。

结束语


　　科斯塔斯环由于对载波上的调制信息不敏感，在直扩导航数字接收机中被普遍采用。本环路设计已在一款测距接收机中得到应用，在一片FPGA（EP1C12Q240C8）上编程实现。经测试，在系统可提供33dB的扩频增益的条件下，输入信噪比高于-30dB时，环路正常工作，在-5dB时，多普勒频移±2kHz条件下，经本载波跟踪环路后残余频差小于1Hz，残余相差小于3°。