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verilog中的寄存器组的问题

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qzawxsecd发表于 2007-6-12 15:01 | 只看该作者

verilog中的寄存器组的问题

verilog, 寄存器

如题，在verilog语言中的寄存器组实际硬件编程中可不可使用，如reg[9：0]  y[1027：0]；

还是把它做成fifo，写进它自身的ram中啊，我不太明白。谢了。

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论坛元老

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caopengly发表于 2007-6-13 09:13 | 只看该作者

由于每个逻辑单元中有寄存器，所以reg[9：0]  y[1027：0]就可以寄存了。不用写ram来实现寄存。

你写点程序仿真就知道了。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm
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qzawxsecd发表于 2007-6-13 14:30 | 只看该作者
我的问题应该这样问，我需要reg[9：0]  y[1027：0]这么大地方做缓存。还是调用ip核做个深度1028，宽度10的fifo做缓存好呢
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