3.1.7 时钟最小周期 时钟最小周期：系统时钟能运行的最高频率。
1. 当数据需求时间大于数据到达时间时，时钟具有余量；
2. 当数据需求时间小于数据到达时间时，不满足时序要求，寄存器经历亚稳态或者不能正确获得数据；
3. 当数据需求时间等于数据到达时间时，这是最小时钟运行频率，刚好满足时序。
从以上三点可以得出最小时钟周期为数据到达时间等于数据需求时间，的运算公式如下：
Data Required Time = Data Arrival Time （公式3-7） 由上式推出如下公式：
Tmin + Latch edge + Tclk2 - Tsu = Launch edge + Tclk1 + Tco + Tdata 最终推出最小时钟周期为：
Tmin = Tco + Tdata + Tsu - Tskew （公式3-8） 4. 应用分析4.1 设置时钟主频约束 所有的静态时序分析都是在有约束的情况下编译器才给出分析报告，所以进行时序分析的第一步就是设置约束。
Libero软件设置时钟约束的途径三种，单时钟约束，多时钟约束和在Designer里面进行约束。
4.1.1 单时钟约束 有时我们系统所有模块都采用同一个时钟，这种方式最为简单，直接在Synplify主界面上有个设置时钟约束的，如图4.1中红框所示：
图4.1 单时钟设置 设置完成后，编译，通过Synplify时钟报告看初步时钟运行频率能否达到要求，时钟报告如图4.2所示，设定100Mhz，能运行102.7Mhz，满足时序。
图4.2 时序报告 4.2 多时钟约束 当系统内部模块采用了多个时钟时，那就需要进行多时钟约束了。首先需要打开设置界面，在Synplify中选择：File->New->Constraint File建立SDC文件，选择时钟约束如图4.3所示：
图4.3 多时钟约束 对时钟进行如下约束后保存SDC文件，约束如图4.4所示
图4.4 多时钟约束完成 4.3 Designer SmartTime时钟约束 时钟约束除了在Synplify中可以约束外，还可以在Designer SmartTime中设置时钟约束，打开Designer Constraint，选择Clock进行针对每个使用时钟的设置，如图4.5所示：
图4.5 Designer时序约束 4.4 时序报告分析4.4.1 Synplify时序报告 当约束了时序后，需要观察时序报告，看时钟能否达到我们需要的时钟，首先观察Synplify综合报告。以多时钟约束为例子，从Synplify得到的时序报告如图4.6所示：
 图4.6 多时钟约束时序报告 由上图可知时序都满足约束，未出现违规，可以在下面的报告中查看最差路径，如图4.7所示是clk2的最差路径。
图4.7 最差路径 4.4.2 Designer SmartTime时序分析报告 当设计经过Synplify综合给出网表文件后，还需要Designer进行布局布线，通过布局布线优化后的时序会有变化，因此，还需要分析布局布线后的时序，打开Designer->Timing Analyzer查阅整体时序分析报告如图4.8所示：
图4.8 布局布线后时序报告 由Synplify综合后的报告和Designer进行布局布线后的报告可以看出，布局布线后优化了一些时序，特别是clk2时钟，通过布局布线后优化到了184Mhz，完全满足时序。
4.4.3 详细时序报告图 通过Synplify综合后的和Designer进行布局布线都只是看到了一个大体的时序报告，当我们需要分析时序时候必须观察仔细的时序报告，在SmartTime中提供这种报告功能，以clk2分析为例，在Timing Analyzer找到如下区域。
 图4.9 时序报告选择 如图4.9所示，选择寄存器到寄存器进行分析时钟主频。
图4.10 寄存器到寄存器分析 如图4.10所示，时序报告中给出了数据延时，时序余量，数据到达时间，数据需求时间，数据建立时间，以及最小周期和时钟偏斜等信息，有了上一节的时序分析基础知识，我们完全能看懂这些数据代表的意义，这样对我们时序分析就知己知彼，进一步双击其中一条路径，还会给出这条路径的硬件电路图，如图4.11所示，有了这些详细的时序报告，对设计进行调整更加清晰。 
图4.11 硬件路径 | 
