ALTERA CYCLONE III FPGA ep3c40 DDR2管脚分配编译错误与解决办法 standard, normal, color, style

yuyang911220

<h2 style="margin-bottom: 0.5em;"><font color="#000000" face="simsun" size="2"><span style="font-weight: normal; line-height: normal;">BANK4 BANK5 挂了2片DDR2 芯片，分配好管脚编译后QUARTUS FITTING报错：Error (169223): Can't place VREF pin V9 (VREFGROUP_B3_N1) for pin DDR2_DQ[10] of type bi-directional with SSTL-18 Class I I/O standard at location Y8。。。</span></font></h2><h2 style="margin-bottom: 0.5em;"><font color="#000000" face="simsun" size="2"><span style="font-weight: normal; line-height: normal;">Error (169224): Too many output and bidirectional pins per VCCIO and ground pair in I/O bank 4 when the VREF pin AA18 (VREFGROUP_B4_N1) is used on device EP3C40F484C6 -- no more than 9 output/bidirectional pins within 12 consecutive pads are allowed when the voltage reference pins are driving in, but there are potentially 10 pins driving out</span></font></h2>
查了些资料总结如下：当FPGA的一个Bank存在VREF输入或双向的管脚时，为了防止输出的开关噪声转移到VREF和限制输送到VCCIO的噪声水平，FPGA输入输出IO的位置有如下限制（BGA封装的FPGA）：每个VREF最多支持32个输入；在Top和Bottom Bank每12个连续的管脚最多只支持9个输出。在Right和Left Bank每14个连续的管脚最多只支持9个输出；在VREF和输出管脚（除了DQ和DQS）之间必须用两个输入或空脚进行隔离。一般是空着，因为输入会因为输出管脚引来的噪声而导致读入不正确；最后解决办法：打开QSF文件，把2个DDR2的CLK，DQ,DQS,DM 全都设置到一个OUTPUT_ENABLE_GROUP 组里，如 set_instance_assignment -name OUTPUT_ENABLE_GROUP 95442401 -to ddr2_dqs[1]。在TCL文件里加也可以。