xxuanfeng 当前离线
注册会员
本人想用CPLD/FPGA做多路计数器的毕业设计。。不知如何下手。希望各位高手指点一下!
说明:十六路各自独立信号源计数。计数位数八位,每路计数器的末位进制可独立设置,一般进制范围为(100-2000),以后进制都为十进制,每路计数器的基础数据可预置。具有数据存储和掉电保护功能。
E-mail:huang_ping01@yahoo.com.cn
[此贴子已经被作者于2007-11-17 13:26:02编辑过]
订阅 TOP
caopengly 当前离线
版主
论坛元老
计数器的设计在FPGA的设计中不难啊,
很多的verilog入门教程中都有很多。
至于你所说的数据存储和掉电保护功能,需要自己设计一下啦,
有问题再上来讨论吧。
TOP