【求助】数字锁相环的倍频电路研究（附资料）

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小弟是新手，现在打算用数字锁相环实现倍频电路，遇到一些问题，希望各位能给一些意见，附件中为用的一些资料，也希望对正要研究这方面的朋友有所帮助！
早些时候我是用CD4046加一个CD4060完成的倍频电路，现在我使用的是ALTERA的MAXPLUS2来开发，本来想用PLL模块的，但是调用出来之后发现"-1"的也不支持，可能是我选的版本太老了！
DPLL大体是用鉴相器，可预置模计数器，脉冲控制器和触发器组成.我现在的问题是脉冲控制器的模块设计不理想，脉冲控制器主要是在没有进位和错位信号时对输入时钟进行2分频，有进位信号时对其加半个时钟，错位信号则为减半个时钟。大体上是这样，但是我只有VERILOG源代码，转成VHDL之后我只能完成2分频？这点上我非常不理解！
最重要的问题是我对数字锁相环的输入和输出引脚功能特别费解，首先你需要一个高频脉冲送入计数器，脉冲控制器，但是这个高频脉冲是哪里来的？如果我有这个高频脉冲的话为什么还要倍频了？还是我从一开始就理解错了，数字锁相环是不能完成倍频电路的，希望各位高手能给些解释。
小弟是新手，再次感谢将我这么多问题看完，如果有正在研究这方面的朋友想一起探讨的话，可以联系我,EMAIL:lonely_sky1314@163.com
附件为一些资料和源代码，我对VERILOG语言不是很了解，最好是用VHDL的。谢！
附件中的脉冲RAR文件为脉冲控制器的源代码（未通过）和我根据源代码画的GDF文件（未通过）