FPGA时序约束 时序, FPGA

dadong

请各位兄弟姐妹,能否告诉我,关于 FPGA 时序约束的是怎么一回事情吗>?我现在一头的污水？不明白怎么一回事。我是在 quartus 中开发的！　是不是时序约束是为了解决由于延迟而带来的问题啊？？