小弟一直存在这样的疑惑，众FPGA厂家都是宣称其内部处理速度能到几百兆，如A公司的EP2S系列，在其datasheet（Stratix II Device Handbook, August 2006）中，第180页列举了些Performance：8-bit, 1024-point,quadrant output, four parallel FFT engines,burst, three multipliers and five adders FFT function，在Speed Grade 为-3 -4 -5的速度分别能达到：334.11 MHz 308.54 MHz和 276.31 MHz。当然，这也是个不小的设计，7385的ALUT资源消耗，DSP的消耗也为36个。而且这应当特指调用A公司的IP core时，这很好，很强大。然而，当我自己做设计时，却往往发现根本就不能跑到这样的速度，即使是做更小的设计。当然，当芯片的使用超过80%的时候，速度就更不说，电路能工作起来就算不错了，至于消除时序报警，那就更无奢望了。
近来在使用A公司的EP2S60, Speed Grade 为4,新近一个项目也马上就要使用EP3SE，这让我很担心。毕竟，现在的FPGA项目设计越来越复杂，速度要求也越来越高，使用EP3SE能像手册里宣称的那样，速度提高到更高一个等级吗？为什么我自己的设计总是不能做到手册里那样的速度？举个例子来说明，例如写一个200多阶的FIR，采用并行结构，输入位数为12BITS，抽头系数也为12BITS，当然乘法器采用18*18-BIT的DSP，芯片为EP2S60 等级为4，这个设计会占芯片的30%左右资源，期望这样一个设计能跑到200多兆，但是，我发现只能做不到100兆，努力尝试各种约束，从经典时序分析再到A公司后面所支持的timequest工具，发现再不能提高了，就只有这样，不禁只有叹气，于是，我想到了LOGICLOCK，但是，这个工具，对于速度的提高用处应该不大吧？从时序报告可以看出，电路速度上不去，总的说来也就是一些特殊的时序路径跑不起速度，所谓一颗耗子屎打坏一锅汤，但是，对于这样的“不良”路径，我又将如何约束呢？我想，这便是我辈同高手最大的差别吧？希望大家以此讨论，高手不吝赐教。
另外，至今，对Qii的约束能力，仍然感觉知之甚少，这“水，到底有多深”？我如何做到像IP core一样的约束能力？迷茫，迷茫，迷茫啊！ | 
